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集成電路的可靠性范文1
關鍵詞：半導體可靠性設計
Abstract: the reliability of the semiconductor integrated circuit design is in the whole process of product development, prevention, strengthen the system of management thoughts as the instruction, from line design, layout design, process design, package structure design, evaluation test design, material selection, software design, and adopts various effective measures, and strive to eliminate or control semiconductor integrated circuit under specified conditions and within the time required, all kinds of possible failure mode, thus in the performance, cost, time (research, production cycle) factors on the basis of comprehensive balance, and realize the semiconductor integrated circuit products the reliability indexes provisions.
Keywords: semiconductor design reliability
中圖分類號： O471 文獻標識碼：A文章編號：
1. 可靠性設計應遵循的基本原則
（1）必須將產品的可靠性要求轉化成明確的、定量化的可靠性指標。
（2）必須將可靠性設計貫穿于產品設計的各個方面和全過程。
（3）從國情出發盡可能地采用當今國內外成熟的新技術、新結構、新工藝。
（4）設計所選用的線路、版圖、封裝結構，應在滿足預定可靠性指標的情況下盡量簡化，避免復雜結構帶來的可靠性問題。
（5）可靠性設計實施過程必須與可靠性管理緊密結合。
2. 可靠性設計的基本依據
（1）合同書、研制任務書或技術協議書。
（2）產品考核所遵從的技術標準。
（3）產品在全壽命周期內將遇到的應力條件（環境應力和工作應力）。
（4）產品的失效模式分布，其中主要的和關鍵的失效模式及其機理分析。
（5）定量化的可靠性設計指標。
（6）生產（研制）線的生產條件、工藝能力、質量保證能力。
3. 設計前的準備工作
（1）將用戶對產品的可靠性要求，在綜合平衡可靠性、性能、費用和研制（生產）周期等因素的基礎上，轉化為明確的、定量化的可靠性設計指標。
（2）對國內外相似的產品進行調研，了解其生產研制水平、可靠性水平（包括產品的主要失效模式、失效機理、已采取的技術措施、已達到的質量等級和失效率等）以及該產品的技術發展方向。
(3) 對現有生產（研制）線的生產水平、工藝能力、質量保證能力進行調研，可通過通用和特定的評價電路，所遵從的認證標準或統計工藝控制（SPC）技術，獲得在線的定量化數據。
4. 可靠性設計程序
（1）分析、確定可靠性設計指標，并對該指標的必要性和科學性等進行論證。
（2）制定可靠性設計方案。設計方案應包括對國內外同類產品（相似產品）的可靠性分析、可靠性目標與要求、基礎材料選擇、關鍵部件與關鍵技術分析、應控制的主要失效模式以及應采取的可靠性設計措施、可靠性設計結果的預計和可靠性評價試驗設計等。
（3）可靠性設計方案論證（可與產品總體方案論證同時進行）。
（4）設計方案的實施與評估，主要包括線路、版圖、工藝、封裝結構、評價電路等的可靠性設計以及對設計結果的評估。
（5）樣品試制及可靠性評價試驗。
（6）樣品制造階段的可靠性設計評審。
（7）通過試驗與失效分析來改進設計，并進行“設計－試驗－分析－改進”循環，實現產品的可靠性增長，直到達到預期的可靠性指標。
（8）最終可靠性設計評審。
（9）設計定型。設計定型時，不僅產品性能應滿足合同要求，可靠性指標是否滿足合同要求也應作為設計定型的必要條件。
（1）線路可靠性設計。
線路可靠性設計是在完成功能設計的同時，著重考慮所設計的集成電路對環境的適應性和功能的穩定性。半導體集成電路的線路可靠性設計是根據電路可能存在的主要失效模式，盡可能在線路設計階段對原功能設計的集成電路網絡進行修改、補充、完善，以提高其可靠性。如半導體芯片本身對溫度有一定的敏感性，而晶體管在線路達到不同位置所受的應力也各不相同，對應力的敏感程度也有所不同。因此，在進行可靠性設計時，必須對線路中的元器件進行應力強度分析和靈敏度分析（一般可通過SPICE和有關模擬軟件來完成），有針對性地調整其中心值，并對其性能參數值的容差范圍進行優化設計，以保證在規定的工作環境條件下，半導體集成電路整體的輸出功能參數穩定在規定的數值范圍，處于正常的工作狀態。
線路可靠性設計的一般原則是：1）線路設計應在滿足性能要求的前提下盡量簡化；2）盡量運用標準元器件，選用元器件的種類盡可能減少，使用的元器件應留有一定的余量，避免滿負荷工作；3）在同樣的參數指標下，盡量降低電流密度和功耗，減少電熱效應的影響；4）對于可能出現的瞬態過電應力，應采取必要的保護措施。如在有關端口采用箝位二極管進行瞬態電壓保護，采用串聯限流電阻限制瞬態脈沖過電流值。
（2）版圖可靠性設計。
版圖可靠性設計是按照設計好的版圖結構由平面圖轉化成全部芯片工藝完成后的三維圖像，根據工藝流程按照不同結構的晶體管（雙極型或MOS型等）可能出現的主要失效模式來審查版圖結構的合理性。如電遷移失效與各部位的電流密度有關，一般規定有極限值，應根據版圖考察金屬連線的總長度，要經過多少爬坡，預計工藝的誤差范圍，計算出金屬涂層最薄位置的電流密度值以及出現電遷移的概率。此外，根據工作頻率在超高頻情況下平行線之間的影響以及對性能參數的保證程度，考慮有無出現縱向或橫向寄生晶體管構成潛在通路的可能性。對于功率集成電路中發熱量較大的晶體管和單元，應盡量分散安排，并盡可能遠離對溫度敏感的電路單元。
（3）工藝可靠性設計。
為了使版圖能準確無誤地轉移到半導體芯片上并實現其規定的功能，工藝設計非常關鍵。一般可通過工藝模擬軟件（如SUPREM等）來預測出工藝流程完成后實現功能的情況，在工藝生產過程中的可靠性設計主要應考慮：1）原工藝設計對工藝誤差、工藝控制能力是否給予足夠的考慮（裕度設計），有無監測、監控措施（利用PCM測試圖形）；2）各類原材料純度的保證程度；3）工藝環境潔凈度的保證程度；4）特定的保證工藝，如鈍化工藝、鈍化層的保證，從材料、工藝到介質層質量（結構致密度、表面介面性質、與襯底的介面應力等）的保證。
（4）封裝結構可靠性設計。
封裝質量直接影響到半導體集成電路的可靠性。封裝結構可靠性設計應著重考慮：1）鍵合的可靠性，包括鍵合連接線、鍵合焊點的牢固程度，特別是經過高溫老化后性能變脆對鍵合拉力的影響；2）芯片在管殼底座上的粘合強度，特別是工作溫度升高后，對芯片的剪切力有無影響。3）管殼密封后氣密性的保證；4）封裝氣體質量與管殼內水汽含量，有無有害氣體存在腔內；5）功率半導體集成電路管殼的散熱情況；6）管殼外管腳的銹蝕及易焊性問題。
（5）可靠性評價電路設計。
為了驗證可靠性設計的效果或能盡快提取對工藝生產線、工藝能力有效的工藝參數，必須通過相應的微電子測試結構和測試技術來采集。所以，評價電路的設計也應是半導體集成電路可靠性設計的主要內容。一般有以下三種評價電路：1) 工藝評價用電路設計。主要針對工藝過程中誤差范圍的測定，一般采用方塊電阻、接觸電阻構成的微電子測試結構來測試線寬、膜厚、工藝誤差等。2) 可靠性參數提取用評估電路設計。針對雙極性和CMOS電路的主要失效模式與機理，借助一些單管、電阻、電容，盡可能全面地研究出一些能評價其主要失效機理的評估電路。3) 宏單元評估電路設計。針對雙極型和CMOS型電路主要失效模式與機理的特點，設計一些能代表復雜電路中基本宏單元和關鍵單元電路的微電子測試結構，以便通過工藝流程研究其失效的規律性。
6. 可靠性設計技術
可靠性設計技術分類方法很多，這里以半導體集成電路所受應力不同造成的失效模式與機理為線索來分類，將半導體集成電路可靠性設計技術分為：1）耐電應力設計技術：包括抗電遷移設計、抗閂鎖效應設計、防靜電放電設計和防熱載流子效應設計；2）.耐環境應力設計技術：包括耐熱應力、耐機械應力、耐化學應力和生物應力、耐輻射應力設計；3）穩定性設計技術：包括線路、版圖和工藝方面的穩定性設計。
集成電路的可靠性范文2
航空微電子及關鍵技術
以集成電路為核心的微電子技術，在軍事通信、軍事指揮、軍事偵察、電子干擾和反干擾、無人機、軍用飛機、導彈，雷達、自動化武器系統等方面得到廣泛應用，覆蓋了軍事信息領域的方方面面。因此，現代信息化戰爭又被稱為“芯片之戰”。出于國防裝備的需要，世界軍事強國不僅重視通用微電子技術發展，也十分重視專用微電子技術的發展。這是因為專用微電子產品不僅在國防裝備中應用廣泛，而且對國防裝備的作戰效能起著關鍵作用。美國提出，在其防務的技術優勢中，集成電路是最重要的因素。20世紀80年代美國就將集成電路列為戰略性產業。決定航空電子系統成本和技術的關鍵和核心，是以航空關鍵集成電路和元器件為核心的航空微電子技術和產品。
當前微電子科學技術一個重要的發展方向，就是由集成電路（IC）向集成系統（IS）轉變，并由此產生了微系統。微系統有兩重含義：一是將電子信息系統集成到硅芯片上，即信息系統的芯片集成——片上系統或System on-a-Chip（SoC）。另一含義就是微電子機械系統（MEMS）和微光機電系統。
SoC將一個基于PCB上實現的系統功能盡可能的轉化為基于功能、性能高度集成的基于硅的系統級芯片實現。因此，SoC盡可能多的集成系統的功能，可以減小系統體積重量，提高系統的性能，提高系統的可靠性，并能降低系統的制造成本。
MCM（Multi-Chip Module）是利用先進的微組裝技術將多個（2個或以上)集成電路管芯及其他微型元器件組裝在單一封裝外殼內，形成具有一定部件或系統功能的高密度微電子組件。基于MCM基礎上發展起來的系統級封裝SIP（System in Package），是將整個應用系統中所有的電路管芯和其他微型元器件組裝在單一封裝外殼內的技術。MCM/SIP技術的開發應用將是突破傳統封裝固有瓶頸的一種有效途徑，實現信息技術的發展對集成電路的封裝密度、處理速度、體積、重量及可靠性等方面提出新的應用要求。
上世紀90年代，美國NASA為實現太空飛船小型和微型化提出先進飛行計算機計劃（AFC），將MCM 作為在微電子領域保持領先地位的重要技術加以發展，并確定其為2010年前重點發展的十大軍民兩用高新技術之一。 日本一直以來都是MCM 技術的推崇者，他們建立的MCM技術協會進一步促進多芯片組件的發展與應用。
雖然SoC可以集成多種功能IP，但多工藝混合的IP難以采用SoC在單一硅片上實現, 因此雖然SoC發展迅速，但并不能取代MCM/SIP技術，一定程度上來講，MCM/SIP技術是對SoC實現小型化的重要補充。因此，SoC/MCM（SIP）技術固有的技術優點，是航空電子系統低功耗、高性能、高可靠、超小型化的發展的永恒追求，也是航空電子系統發展迫切需要的核心技術之一。
航空微電子產業的國內外現狀
航空電子系統所用關鍵集成電路與元器件的基本上可以分為四大類別：通用高端芯片、航空專用集成電路、機載任務子系統專用處理芯片、航空核心元器件。
1、通用高端芯片，主要是指處理類、存儲類、電源類、A/D、D/A、OP等類別的集成電路。高端通用芯片決定航空電子系統的整體性能，是航空系統中不可缺少的一類重要器件。由于武器裝備發展的需求超前于我國集成電路的研制和國產化，各項主戰裝備進入設計定型時，國內出現無“芯”可用的狀況，導致定型裝備的高端通用芯片基本依賴于進口，在重點型號中幾款用量大的CPU芯片大都要依靠進口，只有少數是國產化的CPU芯片，而且性能都比較低。
2、航空專用集成電路，主要包是指總線網絡及相關標準協議，以及使用MCM、SIP設計的模塊。航空專用集成電路一般分為兩種：第一種是滿足航空標準、協議和規范的專用電路，如支持ARINC429協議、1553B協議、光纖通道FC-AE協議等的電路，它決定了航空電子系統的體系結構。這類芯片主要是總線協議處理類芯片，是航空電子系統的“中樞神經”，遍布飛機的各個部件和角落。第二種是滿足飛機應用環境要求的專用集成電路。這類芯片是面向航空電子系統的應用需求特點開發的芯片。歐美新一代飛機研制中，廣泛使用了SoC/MCM(SIP)技術手段，實現低功耗、高性能、高可靠性、超小型化的最終目標。為了達到F-22等新一代飛機綜合核心處理機（ICP）對“性能/體積”方面的要求，美國“寶石臺”計劃中定義了多達12種MCM。
3、機載任務子系統專用處理電路，主要包括彈載計算機小型化核心芯片、頭顯定位處理系統芯片、頭/平顯畸變校正芯片、機載專用遠程激光測距芯片以及機載防撞系統綜合信號處理芯片等。機載任務子系統專用處理電路是決定航電任務子系統或設備某些特定性能的專用集成電路，如彈載計算機、頭顯定位處理系統芯片、頭/平顯畸變校正芯片、機載專用遠程激光測距芯片和機載防撞系統綜合信號處理芯片。目前國內該類任務子系統多采用專用電路板卡實現，缺點主要在于體積大、功耗高、集成度低、數據處理時間長等。
集成電路的可靠性范文3
關鍵詞：電子元器件 電子裝置 可靠性設計
中國分類號：TP302.7 文獻標識碼：A 文章編號：1002-2422(2010)02-0057-04
1 電子元器件的正確選擇
(1)對電子元器件的選擇的原則之一，電子元器件的技術性能、質量、使用條件等在滿足產品要求情況下；要優先選用經實踐證明質量穩定、可靠性高的標準元器件，應最大限度的壓縮元器件的品種、規格，生產廠。
(2)對電子元器件的選擇的原則之二，根據電子元器件質量等級與質量系數選用，國軍標GJB／Z299B《電子設備可靠性預計手冊》列出了各類電子元器件。根據不同級別的標準和質量認證所對應的可靠性質量等級及質量系數，質量系數越大表示器件的失效率越高，可靠性水平越低。美國的各類電子元器件的質量等級和質量系數可以查閱美國軍用手冊MIL-HDBK-217F《電子設備可靠性預計》。
(3)對電子元器件的選擇的原則之三，采用元器件計數法預計裝置的平均故障間隔時間，通過對使用不同質量等級的元器件的裝置的MTBF進行比較，分析對可靠性影響的大小，最后，正確選擇電子元器件。
2 元器件的正確使用
(1)簡化設計。
①多個通道共用一個電路或器件。
②在邏輯電路的設計中，簡化設計的重點應該放在減少邏輯器件的數目，其次是減少門電路或輸入端的數目。
③多采用標準化、系列化的元器件，少采用特殊的或未經定型元器件。
④能用軟件完成的功能，不要用硬件實現。
⑤能用數字電路實現的功能，不要用模擬電路完成。
⑥在保證實現規定功能指標的前提下，多采用集成電路，少采用分立器件，多采用較大規模的集成電路，少采用較小規模的集成電路。提高集成度可以減少元器件之間的連線、接點以及封裝的數目，而這些連接點的可靠性常常是造成電路失效的主要原因。
(2)低功耗設計?？梢詮膬煞矫嬷?，一盡量采用低功耗器件，如在滿足工作速度的情況下，盡量采用CMOS電路。而不用TTL電路：二在完成規定功能的前提下，盡量簡化邏輯電路，并更多的讓軟件來完成硬件的功能，以減少整機硬件的數量。
(3)保護電路設計。在電路設計中，根據具體情況設計必要的保護電路。如在電路的信號輸入端設計靜電保護電路，在電源輸入端設計浪涌干擾抑制電路，在高頻高速電路中加入噪聲抑制或吸收網絡。具體保護電路的形式根據具體情況考慮。
(4)電路的重點設計。常常有這樣的情況，某個元器件的參數退化嚴重，但對電路性能的影響甚微；而另一個元器件稍有變化，就對電路性能產生顯著影響。這是因為一個元器件對于電路可靠性的影響不僅取決于該元器件自身的質量，而且取決于該元器件在電路中關鍵作用。因此，在電路設計中應對電路性能影響顯著的關鍵元器件或子電路。進行重點設計。
(5)基于元器件的穩定參數和典型特性進行設計。對于那些由于工藝離散性以及隨時間、溫度和其它環境應力而變化的不太穩定的性能參數，設計時應給予更為寬容的限制。對于那些不確定的無法控制的性能參數，設計時不宜采納，有典型應用電路時，應盡可能使用。
(6)塊設計。在系統分割時，應注意電路功能和結構的均衡性，這樣對提高裝置可靠性有利。這主要體現在兩個方面：一是每塊電路的功能應相對完整，盡量減少各個電路之間的聯接，以削弱互連對電路可靠性的影響；二是各個電路所含元器件的數量不要過于集中帶來的不可靠因素，同時也方便了裝配工藝設計。
(7)冗余設計和降額設計。冗余設計也稱余度設計，是在系統或設備中的關鍵電路部位，設計一種以上的功能通道，當一個功能通道發生故障時，可用另一個通道代替，從而可使局部故障不影響整個裝置的正常工作。對采用那種冗余方式(主動冗余，備用冗余，功能冗余)也要考慮。
(8)常用集成電路的應用設計規則。在電路設計時，除了以上所述的通用設計原則之外，還要根據所用器件的具體情況，采用不同的設計規則。下面給出用幾種常用集成電路進行電路設計時應該遵循的一些規則。
TIL電路應用設計規則：
①電源，穩定性應保持在±5％之內；紋波系數應小于5％：電源初級應有射頻旁路。
②去耦，每使用8塊TTL電路就應當用一個0.01-0.1uF的射頻電容器對電源電壓進行去耦。去耦電容的位置應盡可能地靠近集成電路，二者之間的距離應在15cm之內。每塊印制電路板也應用一只容量更大些的低電感電容器對電源進行去耦。
③輸入信號。輸入信號的脈沖寬度應長于傳播延遲時間，以免出現反射噪聲。
④要求邏輯“0”輸出的器件，其不使用的輸入端應將其接地或與同一門電路的在用輸端相連。
⑤要求邏輯“1”輸出的器件，其不使用的輸入端應連接到一個大于2.7V的電壓上。為不增加傳輸延遲時間和噪聲敏感度，所接電壓不要超過該電路的電壓最大額定值5.5V。
⑥不使用的器件，其所有的輸入端都應按照使功耗最低的方法連接。
⑦在使用低功耗肖特基TTL電路時，應保證其輸入端不出現負電壓，以免電流流入輸入箝位二極管。
⑧時鐘脈沖的上升時間和下降時間應盡可能的短，以便提高電路的抗干擾能力。
⑨通常時鐘脈沖處于高態時，觸發器的數據不應改變。
⑩擴展器應盡可能地靠近被擴展的門，擴展器的節點上不能有容性負載。
(11)在長信號線的接收端應接一個500－1k的上拉電阻，以便增加噪聲容限和縮短上升時間。
(12)集電極開路器件的輸出負載應連接到小于等于最大額定值的電壓上，所有其它器件的輸出負載應連接到VCC上。
(13)長信號線應該由專門為其設計的電路驅動，如線驅動器、緩沖器等。
(14)從線驅動器到接收電路的信號回路線應是連續的，應采用特性阻抗約為100的同軸線或雙扭線。
(15)某些TTL電路具有集電極開路輸出端，允許將幾個電路的開集電極輸出端連接在一起，以實現“線與”功能。但應在該輸出端加一個上拉電阻，以便提供足夠的驅動信號和提高抗干擾能力，上拉電阻的阻值應根據該電路的出力來確定。
CMOS電路應用設計規則：
①電源，穩定性應保持在5％之內：紋波系數應小于5％；電源初級應有射頻旁路。
②如果CMOS電路自身和其輸入信號源使用不同的電源，則開機時應首先接通CMOS電源，然后接通信號源，關機時應該首先關閉信號源，然后關閉CMOS電源。
③輸入信號，輸入信號電壓的幅度應限制在CMOS電路電源電壓范圍之內，以免引發閂鎖；多余的輸入端在任何情況下都不得懸空，應適當的連接到CMOS電路的電壓正端或負端上。
④當CMOS電路由TTL電路驅動時，應該在CMOS電 路的輸入端與VCC之間連一個上拉電阻。
⑤在非穩態和單穩態多諧振蕩器等應用中，允許CMOS電路有一定的輸入電流(通過保護二極管)，但應在其輸入加接一只串聯電阻，將輸入電流限制在微安級的水平上。
⑥輸出信號和輸出電壓幅度應限制在CMOS電路電源電壓范圍之內，以免引發閂鎖。
⑦長信號線應該由專門為其設計的電路驅動，如線驅動器、緩沖器等。
⑧應避免在CMOS電流的輸出端接大于500pF的電容負載。
⑨CMOS電路的扇出應根據其輸出容性負載量來確定。
⑩并聯應用，除三態輸出門外，有源上拉門不得并聯連接。只有一種情況例外，即并聯門的所有輸入端均并聯在一起，而且這些門電路封裝在同一外殼內。
3 可靠性預計
為了驗證可靠性設計的效果，根據系統可靠性的要求，電路設計完成后，可對關鍵電路的失效率進行預計，預計所依據的模型和方法見國軍標GJB299《電子設備可靠性預計手冊》。
4 正確布線
4，1正確布線之一電磁兼容性設計
(1)采用正確的布線之策略。具體做法是印制板的一面橫向布線，另一面縱向布線，然后在交叉孔處用金屬化孔相連。為了抑制印制板導線之間的串擾，在設計布線時應盡量避免長距離的平等走線，盡可能拉開線與線之間的距離，信號線與地線及電源線盡可能不交叉。在一些對干擾十分敏感的信號線之間設置一根接地的印制線，可以有效地抑制串擾。
(2)選擇合理的導線寬度。印制導線的電感量與其長度成正比，與其寬度成反比，因而短而精的導線對抑制干擾是有利的。時鐘引線、行驅動器或總線驅動器的信號線常常載有大的瞬變電流，印制導線要盡可能地短。對于分立元件電路，印制導線寬度在1.5mm左右時，即可完全滿足要求：對于集成電路，印制導線寬度可在0.2－1.0mm之間選擇。
(3)為了抑制高頻信號通過印制導線時產生的電磁輻射，在印制電路板布線時，還應注意以下幾點：
①盡量減少印制導線的不連續性，禁止環狀走線等。
②時鐘信號引線最容易產生電磁輻射干擾，走線時應與地線回路相靠近，不要在長距離內與信號線并行。
⑧總線驅動器應緊挨其欲驅動的總線。對于那些離開印制電路板的引線，驅動器應緊挨著連接器。
④數據總線的布線應每兩根信號線之間夾一根信號地線。最好是緊挨著最不重要的地址引線放置地回路，因為后者常載有高頻電流。
⑤在印制板布置高速、中速和低速邏輯電路時，應注意器件排列方式。
(4)抑制反射干擾
為了抑制出現在印制線條終端的反射干擾，除了特殊需要之外，應盡可能縮短印制線的長度和采用慢速電路。必要時可加終端匹配，即在傳輸線的末端對地和電源端各加接一個相同阻值的匹配電阻。
4，2正確布線之二去耦電容配置
(1)電源輸入端跨接一個10-100uF的電解電容器，如果印制電路板的位置允許，采用100uF以上的電解電容器的抗干擾效果會更好。
(2)為每個集成電路芯片配置一個0.01uF的陶瓷電容器。如遇到印制電路板空間小而裝不下時，可每4－10個芯片配置一個1-10uF鉭電解電容器，這種器件的高頻阻抗特別小，在500kHz-20MHz范圍內阻抗小于1，而且漏電流很小。
(3)對于噪聲能力弱、關斷時電流變化大的器件和ROM、RAM等存儲型器件，應在芯片的電源線和地線間直接接入去耦電容。
(4)去耦電容的引線不能過長，特別是高頻旁路電容不能帶引線。
4，3正確布線之三接地設計
(1)正確選擇單點接地與多點接地。在低頻電路中，信號的工作頻率小于1MHz，布線和器件間的電感影響較小，而接地電路形成的環流對干擾影響較大，因而應采用一點接地。當信號工作頻率大于10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在1-10MHz時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地法。
(2)將數字電路與模擬電路分開。電路板上既有高速邏輯電路，又有線性電路，應盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。
(3)盡量加粗接地線。若接地線很細，接地電位則隨電流的變化而變化，致使電子設備的定時信號電平不穩，抗噪聲性能變壞。因此應將接地線盡量加粗，應能通過三倍于印制電路板的允許電流。
(4)將接地線構成閉環路。印制電路板上有很多集成電路元件，尤其遇有耗電多的元件時，因受接地線粗細的限制，會在地結上產生較大的電位差，引起抗噪聲能力下降，若將接地構成環路，則會縮小電位差值，提高電子設備的抗噪聲能力。
4，4正確布線之四熱設計
(1)對于采用自由對流空氣冷卻方式的設備，最好是將集成電路按縱長方式排列，對于采用強制空氣冷卻的設備，則應按橫長方式配置。
(2)同一塊印制板上的元器件應盡可能按其發熱量大小及耐熱程度分區排列，發熱量小或耐熱性差的元器件放在冷卻氣流的最上游，發熱量大或耐熱性好的元器件放在冷卻氣流的最下游。
(3)在水平方向上，大功率器件盡量靠近印制板邊沿布置，以便縮短傳熱途徑；在垂直方向上，大功率器件盡量靠近印制板上方布置，以便減少這些器件工作時對其它元器件溫度的影響。
(4)溫度敏感器件最好安置在溫度最低的區域，千萬不要將它放在發熱元器件的正上方，多個器件最好是在水平面上交錯布局。
5 機體的設計
(1)對于用于電磁屏蔽的機箱材料的電導率、磁通率越高，屏蔽效果越好。
(2)材料的選用還受到強度、重量、散熱性、工藝性等因素的制約。當屏蔽效果不太好時，可考慮對其進行表面處理。在屏蔽機體設計時，應使機體有足夠的厚度以增大磁路橫切面積，增加屏蔽效果；同時在垂直于磁通方向不能開口，以免增大磁阻。
(3)機體要良好接地。機體接地有二個重要作用：一是接地能使屏蔽具有較好效果，二是消除靜電影響。
6 環境條件強制
在使用環境復雜情況下，可以考慮強制冷卻，加溫，恒溫，防振等。
集成電路的可靠性范文4
【關鍵詞】石英晶體諧振器;集成電路;二次封裝
隨著時代的進步，改革開放的不斷深入，科學技術的迅猛發展，新產品、新器件層出不窮。我們引進了鐘振這種新型器件，它是將普通晶體振蕩器的除石英諧振器外的諸多元件集成于一塊標準的可封裝的集成電路中，在相應頻段焊上不同的石英諧振器就成為了不同頻率的振蕩器，它是一種新型的晶體器件。石英諧振器的頻率在一定條件下直接決定了鐘振的頻率，要制作不同頻率的鐘振，實質上就是制作與之配套的不同頻率的石英諧振器，因此石英諧振器是鐘振的核心部分。
1.產品主要技術指標
頻率―溫度穩定度：≤±30×10-6;
工作溫度：-55℃～+125℃;
基準溫度初始精度：≤±3×10-6;
頻率―電壓允差：≤3×10-6;
輸出波形：方波;
占空比：45%～55%;
短期頻率穩定度：0.05ppm/s;
電源電壓：+5V±0.5V;
外形尺寸：20.8mm×13mm×5.6mm。
2.技術難點
2.1 寬溫頻率―溫度穩定度
在-55℃～125℃超寬溫度范圍內使其頻率溫度穩定度達30ppm，且體積又小，難度是很大。采用石英晶體諧振器計算機輔助設計軟件，計算晶體角度，為保證溫度頻差，對晶體切角進行了大量試驗驗證，對EFG角度分選出各種角度做成的晶體用美國S&A公司制造的2200晶體綜合參數測試系統，反復幾次的溫度測試、數據取樣論證，得出結論角度選為AT切35°30'±0.5'，滿足技術要求。
2.2 高可靠性的保證
電子系統向著小型化和高密度化發展，使得其內部熱功率密度增加，可靠性降低。降低電路的功耗，是減少系統內部溫升的主要途徑。盡量采用低功耗器件，在滿足工作速度的情況下，盡量選用CMOS電路，此電路就是選用CMOS電路。同時又改變了通用鐘用晶振加工工藝，以往晶片封裝，晶片易損壞，現把整個薄膜電路改為印制電路板形式，并且把軍用元件，石英晶體牢固的焊在印制電路板上，使元器件與印制電路板成為一體，此設計方案起到雙重保護作用，這樣能經受較大的振動和沖擊，滿足用戶的技術需求，在結構上采用二次焊封裝技術，密封性好，這樣就確保該振蕩器能穩定可靠的工作。
2.3 基準溫度初始精度
針對鐘振來說想達到基準溫度初始精度±3ppm這個精度是很難的，晶體的頻率溫度轉折點約在27℃左右，既要保證寬溫溫度特性，又要保證±3ppm的基準溫度初始精度，必須采用功耗小的集成電路來實現，集成電路功耗一般都在25mA左右，通過增大電路中反饋偏值電阻，來減小電流，使電流達到10mA左右，降低功率，再采取晶體外殼大面積接地來散熱，降低電流通過晶體產生熱量使其頻率漂移，滿足此項指標要求。
3.振蕩電路的設計
3.1 設計方案
振蕩器是一種把直流電能轉變為一定形式的周期交變的信號發生器。振蕩系統可以是LC組成的振蕩回路，稱作LC振蕩器。而LC振蕩器的頻率穩定度只能達到10-2～10-3量級。許多應用領域中是不能滿足技術要求的。由于石英諧振器具有很高的Q值，能使頻率穩定度可以提高到10-4～10-10量級或者更高。所以，在頻率穩定度要求很高的情況下，就要使用石英晶體組成的振蕩器。這種晶體振蕩器體積小、性能穩定，可以做到幾十個PPM甚至更小，完全能達到技術指標要求，滿足用戶使用需求，適合批量生產。
根據用戶要求的技術指標，要設計一種高可靠并適用溫度超寬，輸出波形為方波的振蕩器。通過論證，采用集成電路與晶體諧振器相結合，產生振蕩，組成晶體振蕩器。如圖1。這種電路設計新穎，加工方便，可靠性高，輸出頻率穩定，適合批量生產。
圖1
3.2 滿足電路振蕩的理論條件
使用表面貼裝技術把集成電路、印制電路板與石英晶體混合組成晶體振蕩器，振蕩線路由放大器和反饋網絡按閉環回路組成，如圖2所示。
圖2
此電路產生振蕩條件是：
a.放大器A的電壓增益A乘以反饋網絡F的衰減系數F的積必須大于1，即AF≥1。
b.信號通過放大器A和反饋網絡F后，其總的相移為360o的正整數倍。
4.振蕩器用晶體設計
4.1 水晶材料
水晶有天然的也有人造的，是一種重要的壓電晶體材料。不論是天然水晶還是人造水晶，都程度不同的存在一些缺陷，這些缺陷，輕的會影響晶體元件的電性能，嚴重的根本就不能使用。隨著晶體的小型化，高頻化，和高穩定度要求，對水晶質量的要求越來越高。因此，為保證晶體質量，對水晶材料的質量要求是比較嚴格的。本產品的要求是Q值>240萬的Z塊（或Z板）人造水晶，包裹體密度的等級標準選Ⅰ級，腐蝕隧道密度不低于3級。
4.2 石英晶片的設計
標稱頻率為30MHz的晶體，根據該振蕩器內部設計結構及可靠性，我們選AT切泛音振動模式，晶片外形通常采用Ф=4.5mm平片倒邊。
4.3 工藝過程
4.3.1 切角的保證
對切割后為35o30'±2'的方片，進行角度校對，使其在35o30'±0.5'以內。為了保證最終角度，經過粗磨、改圓、精磨后的晶片再進行一次EFG角度分選，進一步保證切角的精度。
4.3.2 滾筒倒邊
利用滾筒倒邊可以有效地抑制寄生振動，減少邊緣效應，從而改善石英片的電性能。利用進筒前后頻率，可以有效地控制倒邊寬度，倒邊頻率上升60kHz，可達預期效果。
4.3.3 拋光
對滾筒倒邊合格的石英晶片用二氧化鈰進行拋光，最后使晶片的厚度達0.168mm+ 0.003mm以內。
4.3.4 清洗、被銀、上架點膠、微調等
工序同其它石英諧振器的加工基本相同。
4.3.5 封裝與老化
封裝采用真空電阻焊封裝，然后放入105℃±2℃烘箱內老化168h。
5.實測結果
按照上述的設計方案對產品進行了生產試制，從測試結果看（如表1所示），振蕩器的各項指標完全達到了技術指標，滿足用戶上機使用要求。
6.結束語
鐘振由于它具有體積小，重量輕，功耗低，穩定性好，加工方便并廣泛適用于數字電路等優點而具有巨大的發展潛力。我們采用了新工藝、新材料，采用了先進的晶體制造技術、使產品達到了國內領先水平，在研制生產中不斷總結經驗教訓，逐步摸索出一套適合于我們現有條件的加工制作工藝，進一步提高產品質量，更好地為科研服務。
參考文獻
[1]張沛霖，鐘維烈，等.壓電材料與器件物理[M].山東科學技術出版社，1997.
[2]趙聲衡.晶體振蕩器[M].科學出版社，2008.
集成電路的可靠性范文5
關鍵詞：單片機、可靠性、電磁兼容性
隨著半導體技術的飛速發展，單片機本身的設計中不斷采用了一些新的抗干擾技術，使單片機的可靠性不斷提高。除選擇抗干擾能力強的單片機外，單片機系統中其它輔助元器件的可靠性也至關重要，一些抑制干擾的元器件的使用有助于提高系統的可靠性。此外，單片機系統在電路設計、印制電路板的設計、布線與制造工藝、系統安裝時有無良好的接地等，都直接影響應用系統的可靠性。
單片機自身的抗干擾措施
為提高單片機本身的可靠性。近年來單片機的制造商在單片機設計上采取了一系列措施以期提高可靠性。這些技術主要體現在以下幾方面。
1.降低外時鐘頻率
外時鐘是高頻的噪聲源，除能引起對本應用系統的干擾之外，還可能產生對外界的干擾，使電磁兼容檢測不能達標。在對系統可靠性要求很高的應用系統中，選用頻率低的單片機是降低系統噪聲的原則之一。以8051單片機為例，最短指令周期1μs時，外時鐘是12MHz。而同樣速度的Motorola單片機系統時鐘只需4MHz，更適合用于工控系統。近年來，一些生產8051兼容單片機的廠商也采用了一些新技術，在不犧牲運算速度的前提下將對外時鐘的需求降至原來的1/3。而Motorola單片機在新推出的68HC08系列以及其16/32位單片機中普遍采用了內部瑣相環技術，將外部時鐘頻率降至32KHz，而內部總線速度卻提高到8MHz乃至更高。
2.低噪聲系列單片機
傳統的集成電路設計中，在電源、地的引出上通常將其安排在對稱的兩邊。如左下角是地，右下角是電源。這使得電源噪聲穿過整個硅片。改進的技術將電源、地安排在兩個相鄰的引腳上，這樣一方面降低了穿過整個硅片的電流，一方面使外部去耦電容在PCB設計上更容易安排，以降低系統噪聲。另一個在集成電路設計上降低噪聲的例子是驅動電路的設計。一些單片機提供若干個大電流的輸出引腳，從幾十毫安到數百毫安。這些大功率的驅動電路集成到單片機內部無疑增加了噪聲源。而跳變沿的軟化技術可消除這方面的影響，辦法是將一個大功率管做成若干個小管子的并聯，再為每個管子輸出端串上不同等效阻值的電阻。以降低di/dt。
3.時鐘監測電路、看門狗技術與低電壓復位
監測系統時鐘，當發現系統時鐘停振時產生系統復位信號以恢復系統時鐘，是單片機提高系統可靠性的措施之一。而時鐘監控有效與省電指令STOP是一對矛盾。只能使用其中之一。
看門狗技術是監測應用程序中的一段定時中斷服務程序的運行狀況，當這段程序不工作時判斷為系統故障，從而產生系統復位。
低電壓復位技術是監測單片機電源電壓，當電壓低于某一值時產生復位信號。由于單片機技術的發展，單片機本身對電源電壓范圍的要求越來越寬。電源電壓從當初的5V降至3.3V并繼續下降到2.7V、2.2V、1.8V。在是否使用低電壓復位功能時應根據具體應用情況權衡一下。
4.EFT技術
新近推出的MotorolaM68HC08系列單片機采用EFT(ElectricalFastTransient)技術進一步提高了單片機的抗干擾能力。當振蕩電路的正弦波信號受到外界干擾時，其波形上會疊加一些毛刺。以施密特電路對其整形時，這種毛刺會成為觸發信號干擾正常的時鐘信號。交替使用施密特電路和RC濾波可以使這類毛刺不起作用，這就是EFT技術。隨著VLSI技術的不斷發展，電路內部的抗干擾技術也在不斷發展之中。
5.軟件方面的措施
單片機本身在指令設計上也有一些抗干擾的考慮。非法指令復位或非法指令中斷是當運行程序時遇到非法指令或非法尋址空間能產生復位或中斷。單片機應用系統程序是事先寫好的，不可能有非法指令或尋址。一定是系統受到干擾，CPU讀指令時出錯了。
以上提到的是當前廣泛使用的單片機應該具有的內部抗干擾措施。在選用單片機時，要檢查一下這些性能是否都有，以求設計出可靠性高的系統。
在應用軟件設計方面，設計者都有各自的經驗。這里要提醒的是最后對不用的ROM要做處理。原則是萬一程序落到這里可以自恢復。
用于單片機系統的干擾抑制元件
1.去耦電容
每個集成電路的電源、地之間應配置一個去耦電容，它可以濾掉來自電源的高頻噪聲。作為儲能元件，它吸收或提供該集成電路內部三極管導通、截止引起的電流變化(di/dt)，從而降低系統噪聲。要選高頻特性好的獨石電容或瓷片電容作去耦電容。每塊印制電路板電源引入的地方要安放一只大容量的儲能電容。由于電解電容的纏繞式結構，其分布電感較大，對濾除高頻干擾信號幾乎不起作用。使用時要與去耦電容成對使用。鉭電容則比電解電容效果更好。
2.抑制高頻的電感
用粗漆包線穿入軸向有幾個孔的鐵氧體芯，就構成了高頻扼制器件。將其串入電源線或地線中可阻止高頻信號從電源/地線引入。這種元件特別適用于隔開一塊印制電路板上的模擬電路區、數字電路區、以及大功率驅動區的供電。應該注意的是它必須放在該區儲能電容與電源之間而不能放在儲能電容與用電器件之間。
3.自恢復保險絲
這是用一種新型高分子聚合材料制成的器件，當電流低于其額定值時，它的直流電阻只有零點幾歐。而電流大到一定程度，它的阻值迅速升高，引起發熱，而越熱電阻越大，從而阻斷電源電流。當溫度降下來以后能自動恢復正常。這種器件可防止CMOS器件在遇到強沖擊型干擾時引起所謂“可控硅觸發”現象。這種現象指集成電路硅片的基體變得導通，從而引起電流增大，導致CMOS集成電路發熱乃至燒毀。4.防雷擊器件
室外使用的單片機系統或電源線、信號線從室外架空引入室內的，要考慮系統的防雷擊問題。常用的防雷擊器件有：氣體放電管，TVS(TransientVoltageSupervention)等，氣體放電管是當電源電壓大于某一值時，通常為數十伏或數百伏，氣體擊穿放電，將電源線上強沖擊脈沖導入大地，TVS可以看成兩個并聯且方向相反的齊納二極管，當電兩端電壓高于某一額定值時導通。其特點是可以瞬態通過數百乃至上千安培的電流。這類元器件要和抗共模和抗差模干擾的電感配合使用以提高抗干擾效果。
提高單片機系統抗干擾能力的主要手段
1.接地
這里的接地指接大地，也稱作保護地。為單片機系統提供良好的地線，對提高系統的抗干擾能力極為有益。特別是對有防雷擊要求的系統，良好的接地至關重要。上面提到的一系列抗干擾元件，意在將雷擊、浪涌式干擾以及快脈沖群干擾去除，而去除的方法都是將干擾引入大地，如果系統不接地，或雖有地線但接地電阻過大，則這些元件都不能發揮作用。為單片機供電的電源的地俗稱邏輯地，它們和大地的地的關系可以相通、浮空、或接一電阻，要視應用場合而定。不能把地線隨便接在暖氣管子上。絕對不能把接地線與動力線的火線、零線中的零線混淆。
2.隔離與屏蔽
典型的信號隔離是光電隔離。使用光電隔離器件將單片機的輸入輸出隔離開，一方面使干擾信號不得進入單片機系統，另一方面單片機系統本身的噪聲也不會以傳導的方式傳播出去。屏蔽則是用來隔離空間輻射的，對噪聲特別大的部件，如開關電源，用金屬盒罩起來，可減少噪聲源對單片機系統的干擾。對特別怕干擾的模擬電路，如高靈敏度的弱信號放大電路可屏蔽起來。而重要的是金屬屏蔽本身必須接真正的地。
3.濾波
濾波指各類信號按頻率特性分類并控制它們的方向。常用的有各種低通濾波器、高通濾波器、帶通濾波器。低通濾波器用在接入的交流電源線上，旨在讓50周的交流電順利通過，將其它高頻噪聲導入大地。低通濾波器的配置指標是插入損耗，選擇的低通濾波器插入損耗過低起不到抑制噪聲的作用，而過高的插入損耗會導致“漏電”，影響系統的人身安全性。高通、帶通濾波器則應根據系統中對信號的處理要求選擇使用。
印制電路板的布線與工藝
印制電路板的設計對單片機系統能否抗干擾非常重要。要本著盡量控制噪聲源、盡量減小噪聲的傳播與耦合，盡量減小噪聲的吸收這三大原則設計印制電路板和布線。當你設計單片機用印制電路板時，不仿對照下面的條條檢查一下。
·印制電路板要合理區分，單片機系統通?？煞秩齾^，即模擬電路區(怕干擾)，數字電路區(即怕干擾、又產生干擾)，功率驅動區（干擾源）。
·印刷板按單點接電源、單點接地原則送電。三個區域的電源線、地線由該點分三路引出。噪聲元件與非噪聲元件要離得遠一些。
·時鐘振蕩電路、特殊高速邏輯電路部分用地線圈起來。讓周圍電場趨近于零。
·I/O驅動器件、功率放大器件盡量靠近印刷板的邊，靠近引出接插件。
·能用低速的就不用高速的,高速器件只用在關鍵的地方。
·使用滿足系統要求的最低頻率的時鐘，時鐘產生器要盡量靠近用到該時鐘的器件。
·石英晶體振蕩器外殼要接地，時鐘線要盡量短，且不要引得到處都是。
·使用450的折線布線，不要使用900折線,以減小高頻信號的發射。
·單面板、雙面板，電源線、地線要盡量的粗。信號線的過孔要盡量少。
·4層板比雙面板噪聲低20dB。6層板比4層板噪聲低10dB。經濟條件允許時盡量用多層板。
·關鍵的線盡量短并要盡量粗，并在兩邊加上保護地。將敏感信號和噪聲場帶信號通過一條扁帶電纜引出的話，要用地線-信號-地線......的方式引出。
·石英振蕩器下面、噪聲敏感器件下面要加大地的面積而不應該走其它信號線。
·任何信號線都不要形成環路，如不可避免，環路應盡量小。
·時鐘線垂直于I/O線比平行于I/O線干擾小，時鐘線要遠離I/O線。
·對A/D類器件，數字部分與模擬部分寧可繞一下也不要交叉。噪聲敏感線不要與高速線、大電流線平行。
·單片機及其它IC電路，如有多個電源、地端的話，每端都要加一個去耦電容。
·單片機不用的I/O端口要定義成輸出。
·每個集成電路要加一個去耦電容，要選高頻信號好的獨石電容式瓷片電容作去耦電容。去耦電容焊在印制電路板上時，引腳要盡量短。
·從高噪聲區來的信號要加濾波。繼電器線圈處要加放電二極管?？梢杂么粋€電阻的辦法來軟化I/O線的跳變沿或提供一定的阻尼。
·用大容量的鉭電容或聚脂電容而不用電解電容作電路充電的儲能電容。因為電解電容分布電感較大，對高頻無效。使用電解電容時要與高特性好的去耦電容成對使用。
·需要時，電源線、地線上可加用銅線繞制鐵氧體而成的高頻扼流器件阻斷高頻噪聲的傳導。
·弱信號引出線、高頻、大功率引出電纜要加屏蔽。引出線與地線要絞起來。
集成電路的可靠性范文6
[關鍵詞]芯片封裝技術技術特點
我們經常聽說某某芯片采用什么什么的封裝方式，在我們的電腦中，存在著各種各樣不同處理芯片，那么，它們又是采用何種封裝形式呢?并且這些封裝形式又有什么樣的技術特點以及優越性呢?在本文中，作者將為你介紹幾個芯片封裝形式的特點和優點。
一、DIP雙列直插式封裝
DIP是指采用雙列直插形式封裝的集成電路芯片，絕大多數中小規模集成電路(IC)均采用這種封裝形式，其引腳數一般不超過100個。采用DIP封裝的CPU芯片有兩排引腳，需要插入到具有DIP結構的芯片插座上。當然，也可以直接插在有相同焊孔數和幾何排列的電路板上進行焊接。DIP封裝的芯片在從芯片插座上插拔時應特別小心，以免損壞引腳。
DIP封裝具有以下特點：(1)適合在PCB(印刷電路板)上穿孔焊接，操作方便。(2)芯片面積與封裝面積之間的比值較大，故體積也較大。Intel系列CPU中8088就采用這種封裝形式，緩存和早期的內存芯片也是這種封裝形式。
二、QFP塑料方型扁平式封裝和PFP塑料扁平組件式封裝
QFP封裝的芯片引腳之間距離很小，管腳很細，一般大規模或超大型集成電路都采用這種封裝形式，其引腳數一般在100個以上。用這種形式封裝的芯片必須采用SMD將芯片與主板焊接起來。采用SMD安裝的芯片不必在主板上打孔，一般在主板表面上有設計好的相應管腳的焊點。將芯片各腳對準相應的焊點，即可實現與主板的焊接。用這種方法焊上去的芯片，如果不用專用工具是很難拆卸下來的。PFP方式封裝的芯片與QFP方式基本相同。唯一的區別是QFP一般為正方形，而PFP既可以是正方形，也可以是長方形。
QFP/PFP封裝具有以下特點：(1)適用于SMD表面安裝技術在PCB電路板上安裝布線。(2)適合高頻使用。(3)操作方便，可靠性高。(4)芯片面積與封裝面積之間的比值較小。Intel系列CPU中80286、80386和某些486主板采用這種封裝形式。
三、PGA插針網格陣列封裝
PGA芯片封裝形式在芯片的內外有多個方陣形的插針，每個方陣形插針沿芯片的四周間隔一定距離排列。根據引腳數目的多少，可以圍成2~5圈。安裝時，將芯片插入專門的PGA插座。為使CPU能夠更方便地安裝和拆卸，從486芯片開始，出現一種名為ZIF的CPU插座，專門用來滿足PGA封裝的CPU在安裝和拆卸上的要求。
ZIF是指零插拔力的插座。把這種插座上的扳手輕輕抬起，CPU就可很容易、輕松地插入插座中。然后將扳手壓回原處，利用插座本身的特殊結構生成的擠壓力，將CPU的引腳與插座牢牢地接觸，絕對不存在接觸不良的問題。而拆卸CPU芯片只需將插座的扳手輕輕抬起，則壓力解除，CPU芯片即可輕松取出。PGA封裝具有以下特點：(1)插拔操作更方便，可靠性高。(2)可適應更高的頻率。Intel系列CPU中，80486和Pentium、PentiumPro均采用這種封裝形式。
四、BGA球柵陣列封裝
隨著集成電路技術的發展，對集成電路的封裝要求更加嚴格。這是因為封裝技術關系到產品的功能性，當IC的頻率超過100MHz時，傳統封裝方式可能會產生所謂的“CrossTalk”現象，而且當IC的管腳數大于208Pin時，傳統的封裝方式有其困難度。因此，除使用QFP封裝方式外，現今大多數的高腳數芯片(如圖形芯片與芯片組等)皆轉而使用BGA封裝技術。BGA一出現便成為CPU、主板上南/北橋芯片等高密度、高性能、多引腳封裝的最佳選擇。BGA封裝技術又可詳分為五大類：(1)PBGA基板：一般為2~4層有機材料構成的多層板。Intel系列CPU中，PentiumII、III、IV處理器均采用這種封裝形式。(2)CBGA基板：即陶瓷基板，芯片與基板間的電氣連接通常采用倒裝芯片的安裝方式。Intel系列CPU中，PentiumI、II、PentiumPro處理器均采用過這種封裝形式。(3)FCBGA基板：硬質多層基板。(4)TBGA基板：基板為帶狀軟質的1~2層PCB電路板。(5)CDPBGA基板：指封裝中央有方型低陷的芯片區。
BGA封裝具有以下特點：(1)I/O引腳數雖然增多，但引腳之間的距離遠大于QFP封裝方式，提高了成品率。(2)雖然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，從而可以改善電熱性能。(3)信號傳輸延遲小，適應頻率大大提高。(4)組裝可用共面焊接，可靠性大大提高。
BGA封裝方式經過十多年的發展已經進入實用化階段。1987年，日本西鐵城公司開始著手研制塑封球柵面陣列封裝的芯片。而后，摩托羅拉、康柏等公司也隨即加入到開發BGA的行列。1993年，摩托羅拉率先將BGA應用于移動電話。同年，康柏公司也在工作站、PC電腦上加以應用。直到五六年前，Intel公司在電腦CPU中(即奔騰II、奔騰III、奔騰IV等)，以及芯片組中開始使用BGA，這對BGA應用領域擴展發揮了推波助瀾的作用。目前，BGA已成為極其熱門的IC封裝技術，其全球市場規模在2000年為12億塊，預計2005年市場需求將比2000年有70%以上幅度的增長。
五、CSP芯片尺寸封裝
隨著全球電子產品個性化、輕巧化的需求蔚為風潮，封裝技術已進步到CSP。它減小了芯片封裝外形的尺寸，做到裸芯片尺寸有多大，封裝尺寸就有多大。即封裝后的IC尺寸邊長不大于芯片的1.2倍，IC面積只比晶粒大不超過1.4倍。
CSP封裝又可分為四類：(1)傳統導線架形式，代表廠商有富士通、日立、Rohm、高士達等等。(2)硬質內插板型，代表廠商有摩托羅拉、索尼、東芝、松下等等。(3)軟質內插板型，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表廠商包括通用電氣(GE)和NEC。(4)晶圓尺寸封裝：有別于傳統的單一芯片封裝方式，WLCSP是將整片晶圓切割為一顆顆的單一芯片，它號稱是封裝技術的未來主流，已投入研發的廠商包括FCT、Aptos、卡西歐、EPIC、富士通、三菱電子等。
CSP封裝具有以下特點：(1)滿足了芯片I/O引腳不斷增加的需要。(2)芯片面積與封裝面積之間的比值很小。(3)極大地縮短延遲時間。CSP封裝適用于腳數少的IC，如內存條和便攜電子產品。未來則將大量應用在信息家電、數字電視、電子書、無線網絡WLAN/GigabitEthemet、ADSL/手機芯片、藍芽等新興產品中。
六、MCM多芯片模塊
