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集成電路可靠性設計范文1
關鍵詞：超大規模集成電路；系統級；寄存器傳輸級；邏輯級；晶體管級；可靠性評估
中圖分類號：TP311文獻標識碼：A文章編號：1009-3044(2012)01-0204-03
An Overview of the Reliability Evaluation of Very Large Scale Integrated Circuits
ZHU Xu-guang
(Department of Computer Science and Technology, Tongji University, Shanghai 201804, China)
Abstract: To meet the high performance requirements of SoC (System on Chips), the density and complexity of VLSI is increasing contin? ually, and these have negative impacts on circuit reliability. Hence, accurate reliability estimation of VLSI has become an important issue. This paper has introduced the problems and the existing reliability techniques of reliability estimation based on the early achievements. Fi? nally, this paper described the further work, the deficiency and difficulties of the current work combined with the author’s working.
Key words: VLSI; system level; register transfer level; logic level; transistor level; reliability evaluation
超大規模集成(very large-scale integrated, VLSI)電路及其相關技術是現代電子信息技術迅速發展的關鍵因素和核心技術，對國防建設、國民經濟和科學技術的發展起著巨大的推動作用。人們對信息技術產品(主要指數字計算系統)的依賴程度越來越大，這直接牽涉到人們的生活質量，甚至關系到人類生命、財產的安全問題。因此，當前人們在應用這些產品的同時，必然會提出更高的要求，即除了傳統意義上的要求和標準以外，還提出了更重要的評價體系---系統所提供服務的“可靠性”標準問題[1]。
目前，軍事電子、航空航天、工業、交通、通訊，乃至普通人的個人生活都對VLSI電路和系統提出了越來越高的可靠性要求，而同時隨著集成電路技術的發展，尤其是深亞微米、納米工藝的應用、電路規模不斷擴大，特征尺寸不斷縮小，電路密度不斷提高，給芯片的可靠性帶來了嚴峻的挑戰。因此，對VLSI電路的高可靠性研究變得越來越重要?？煽啃约夹g研究一般包括可靠性設計與模擬、可靠性試驗與評估、工藝過程質量控制、失效機理與模型研究，以及失效分析技術等五個主要的技術方向。
傳統上對VLSI電路可靠性的研究主要是針對制造過程的，內容包括成品率計算模型、缺陷分布模型、軟(硬)故障影響的可靠性模型、電路的串擾與延遲、電路可靠性與成品率的關系等。在集成電路制造過程中，由于各種工藝擾動會不可避免地在硅片上引入缺陷，從而引起集成電路結構的局部畸變。這些局部畸變可能改變電路的拓撲結構，導致集成電路成品率下降。因此，缺陷的幾何模型、粒徑分布是影響成品率的重要因素之一。另外，在深亞微米和納米工藝下，軟故障的干擾越來越嚴重，相關的研究包括軟故障影響下導線可靠性模型、故障關鍵面積計算等。已有的研究表明可靠性和成品率存在正相關關系，其正相關性需要考慮線寬、線間距等版圖的幾何信息和與工藝相關的缺陷粒徑分布等參數。面向制造過程的可靠性研究準確性好但存在較大的計算開銷。
于是在制造出集成電路產品后，通過篩選和可靠性試驗估計其可靠性，并采用加速壽命試驗確定產品的平均壽命。如果發現可靠性不滿足要求，就要從設計和工藝角度進行分析，并加以改進。長期以來，評價器件質量和可靠性的方法分為三類[2]：（1）批接收抽樣檢驗，檢驗該批產品是否滿足產品規范要求；（2）可靠性壽命試驗，評價產品的可靠性水平；（3）從現場收集并積累使用壽命數據，評價相應產品的使用質量和可靠性。
近年來，VLSI電路集成度不斷提高，同時可靠性水平也迅速提高，傳統的評價方法暴露出了各種各樣的問題，如批接收抽樣檢驗方法因分辯能力有限而不能有效區分高水平產品質量之間的區別；可靠性壽命試驗方法因要求的樣本數太多而導致成本上升；基于現場數據收集的方法因存在“滯后性”而不能及時對產品質量進行評價等，這就促使人們開始研究新的評估技術。
當前對可靠性研究主要的數學模型有[3]：可靠性框圖模型、故障樹模型、馬爾科夫模型、Petri網模型、狀態空間分解模型及概率模型等。
雖然這些模型較好的解決了一系列的問題，但是在對VLSI電路進行分析時，由于沒有涉及到電路的具體邏輯結構，也就是說只是粗略的分析了一下電路的可靠性，這是不夠準確的，當然也是具有現實參考價值的。
在下一步工作中，作者將深入到電路的具體邏輯層和現實的環境當中，對其進行更加深入和具體的研究，以便給出更加準確和 更有價值的計算值。
1不同層面可靠性評估
對數字VLSI電路進行模型化或設計描述,按照抽象級別由高到低大致可以分為行為級、寄存器傳輸級、邏輯級、電路級、晶體管級。目前，可靠性評估方法的研究主要集中在電路邏輯級以上，通過故障注入或模擬的方法分析信號可靠性。
一般而言，電路可靠性分析基于抽象級別越高，時間開銷越少，能用于大規模電路或者處理器系統的評估，但是由于遠離物理實現，準確性低。反之，分析的抽象級別越低，必然考慮低層實現中的缺陷分布，環境因素等參數，越接近芯片制造的真實過程，所以更加準確，但是存在一個普遍問題是耗時大，無法用于復雜電路。
1.1行為級可靠性評估
在高層測試可以及早地發現設計錯誤，便于及時修改，減少設計成本，縮短研發時間。當前集成電路高層測試所面臨的最大困難是：缺少能準確描述高層故障實際類型的故障模型，并且模型的評估方式也較單一。
目前，國內外學者對高層故障模型的研究已做了許多有益的工作，如：模仿軟件測試的覆蓋方法(包括狀態覆蓋、語句覆蓋、分枝覆蓋等)、基于電路結構提出的故障模型等。這些故障模型在處理某類電路時都表現出了一定的優勢，但是并非對所有類型電路都有效。這也表明，當前高層故障模型依然不夠成熟；高層故障模型與門級網表中的SA(固定型故障模型)故障之間的關系依然不清晰；模型的評估也有待于改進?，F存的故障模型中，比較成功的有：傳輸故障模型[4]，變量固定型模型[5]。對模型的評估，常用的方法是覆蓋率評估，一般分為兩步，如圖1所示：(1)依提出的故障模型作測試生成，得到測試向量；(2)將測試向量在門級網表作模擬，計算其對SA故障的覆蓋率。另外還有一些是考慮電路的可觀測性的測試生成與評估方法[6]。總之，這些評估方法，都是基于對SA故障覆蓋率的計算。
圖1兩個高層故障模型評估
1.2邏輯級可靠性評估
正如上文所述，評估方法所對應的電路抽象級別越高，其準確性則越低。而同一抽象層次上不同類型的方法相比，解析方法最為省時。邏輯級的解析模型方法相對準確，且易于理解和操作。
由于邏輯電路對差錯具有一定的屏蔽作用，作為瞬時故障的軟差錯并非一定會導致電路鎖存錯誤內容或者輸出錯誤結果，因此，建立概率模型來評估邏輯級電路可靠性是合理的。
邏輯級概率模型通過計算發生在電路邏輯門或線節點差錯傳播到原始輸出的概率來衡量其失效率，考慮了電路的拓撲結構和傳播路徑信息，并與組成電路的各個門類型和連接方式有關，如圖2所示，目前典型的方法包括：計算單個輸出節點軟差錯率的TP方法[7]，通過計算差錯傳播率表征電路軟差錯率的EPP方法[8]，以及通過概率轉移矩陣模型評測整個電路可靠度的PTM方法[9]。其中，TP方法和EPP方法只計算部分電路的失效率，而PTM可以度量整個電路的可靠性。但是，未經優化的TP、PTM算法的計算時空開銷較大，只能適用于小規模電路?；赑TM方法具有良好的完備性，并且模型簡單而準確，為解決其因時空復雜度大而不能直接用于大規模電路的問題，文獻[2]對PTM方法進行了深入的研究，并提出了合理的改進方法。
1.3晶體管級可靠性評估
超深亞微米下的CMOS電路可靠性是由MOSFET的微觀失效機制來決定的,對CMOS電路可靠性的評估和改善應該在失效模式分析和對基本物理失效機制正確理解的基礎上進行。因此在對電路可靠性進行評估時，需要進行下面四方面的工作：
1)對MOSFET柵氧層退化機制進行建模。MOSFET中熱載流子注入效應、負偏置溫度不穩定性、柵氧可靠性的經時擊穿效應這三種失效機制是影響到超大規模CMOS電路長期工作可靠性的最主要因素。它們都是由氧化層陷阱電荷作用或界面態積累作用而導致了柵氧層作用的退化而造成器件特性的退化。
2）對產生局部氧化層損傷的MOSFET器件行為進行建模。MOSFET中的HCI和NBTI效應都會對器件的主要I-V特性參數產和程度不同的影響。
3）在電路長時工作條件下，對器件柵氧層退化進行仿真。正常的電路中器件一般都是處在AC應力條件下，要對電路的可靠性進行準確的評價，必須先要能夠對AC應力下MOSFET長時間工作后的器件性能進行評價。
4）評價處于失效應力作用下的整體電路的性能。
電路可靠性研究的一個重要部分集中在器件級設計[10]，其包括：對失效機制更好的理解和建模；圓片級測試結構的革新以改善可靠性控制；阻止器件退化的結構的研究。其中，器件退化對電路性能的影響受到了更多的關注。在設計階段預測電路可靠性的方法有著非常大的價值。隨著可靠性仿真技術的逐漸成熟，芯片的可靠性設計概念被提上了日程。對最終的電路可靠性評價在IC設計階段完成，大大降低了芯片設計風險。圖3為晶體管級電路的結構。
圖3晶體管級電路結構圖
從以上可知，可以從不同層面來對VLSI電路進行可靠性評估，不同層面的可靠性評估有其不同的優勢與不足。較低層次的可靠性分析通常比較準確，但是其功耗和時間開銷大，只能對中小型電路進行分析。高層次的可靠性分析由于遠離物理實現，準確性低，但是可處理性好。根據作者的研究認為，兼顧準確性和可處理性是對可靠性研究的突破點，這就要將電路的不同層次間相互映射，以盡可能貼近電路的真實行為。從而在電路的設計階段就能夠比較準確地估計其可靠性，盡早調整改進，避免出現因結構設計上的不足而導致的芯片缺陷，從而提高芯片的可靠性和成品率，縮短芯片的設計和生產周期。
2結論
由IBM、Sony、Motorola等多家知名半導體公司最新研究進展表明，可靠性問題始終伴隨著半導體器件與大規模集成電路的發展和應用，隨著集成電路技術的發展，VLSI電路的可靠性問題變得越來越突出。加強對半導體器件與集成電路的可靠性分析、模擬、評估和改進已經成為超大規模集成電路發展中的重要課題。目前VLSI電路的可靠性研究得到廣泛的關注，對越來越多的失效模式和機理進行了研究，并且從理論和實踐上不斷提出了改進方法，這些研究成果為可靠性增長提供了評價標準與依據。
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集成電路可靠性設計范文2
【關鍵詞】電子產品；電子系統；電源開關；可靠性；設計原則；研究
0.前言
現代科學技術水平不斷提升，電子產品的換新換代也十分迅速，人們生活水平的提高，各個企業的競爭壓力不斷加劇，對于各類電子產品的質量、可靠性等均有了較高的要求。電源開關是電子系統中極為重要的構成部分，且運行時間長，其可靠性直接關系到電子產品的質量。一般國際認為可靠性是在一定的環境條件中，及規定的時間內，完成相應功能的能力，該內容適應性較為廣闊，包括系統、設備、單元。其中故障的出現具有較大的隨機性，而需要在設計的過程中即考慮到其可靠性的因素，對其的研究是十分有必要的。
1.合理選擇電路拓撲
開關電源的拓撲形勢較為豐富，一般常見的類型包括單端反激式、正激式、雙單端正激式、雙管正激式、雙正激式、半橋式、推挽式、全橋式等。其選擇推挽式或者全橋拓撲時，可能會產生單向偏磁飽和的現象，損害到開關管，而半橋電路能夠自動抗不平衡，因此不會出現開關管損壞的情況。雙單端正激式、中單端正激式、單端反激式、推挽式的開關管的承壓能力是輸入電壓的兩倍，在使用過程中如果是以60%降額使用，開關管的選型存在一定的困難。雙管正激式、半橋電路開關管的承壓能力有限，一般是電源的最大輸入電壓，按照60%降額使用，開關管的選用范圍較為廣闊。如果是進行高可靠性工程中，應選擇雙管正激式和半橋電路開關管，質量較為良好[1]。
2.校正功率因數
開關電源在運行過程中會產生諧波，對電網造成一定的污染，其周圍的設備也會受到較大的影響，甚至損害到設備，影響其正常使用，或者在使用三相四線制的過程中，電流較大，容易出現事故，需要選擇功率因素校正能力的開關電源，保障其運行的安全性。
3.合理的供電方式
根據供電形式的不同，可以將供電方式分為兩個不同的類型，即集中式供電系統和分布式供電系統，二者的性質、特點、適應情況等均有較大的差異。其中分布式供電系統供電單元與負載的距離較近，優化了動態響應特性，且供電較為穩定，在傳輸過程中電能的損耗較少，效率良好，可靠性較高，也具有擴展功率的特點，因此一般電子系統會才采用分布式供電系統，設備的可靠性要求高也能夠達到標準[2]。
4.控制策略的制定
針對不用的情況 ，需要合理選擇電源開關的控制措施，才能到達良好的可靠性效果。如果電源的功率較小，一般情況下會采用電流型PWM控制，相較電壓型控制，其能夠逐周期對電流實施有效的限制，控制速度更快，且不會出現過流損壞開關管的問題，降低過載，防止出現短路的問題，且環路穩定，容易補償，紋波也較小，并電網電壓調整率良好，瞬態響應效率高。實踐證明，電流控制的50W開關電源，其輸出紋波約為25mV，電壓控制性開關電源比電壓控制型開關電源性能更加優越。由于開關損耗的影響，硬開關技術開關頻率一般不會超過350kHz，軟開關技術則是以諧振為基本原理，大幅度減少了開關的損耗，并能夠提高開關頻率，并達到兆赫級水平。運用了軟開關技術的變換器，其具有較多的優點，包括開關損耗低、恒頻控制、儲能元件尺寸良好的適應性、控制范圍較為廣闊、負載的范圍較大等，但是其有存在一定的局限性，即其無法應用于中小功率電源中，中小電源一般采用PWM技術，只能應用于功率較大的電源中[3]。
5.元器件的選用
元器件的各項質量、性能等對于開關電源的可靠性有著直接的決定作用，在選擇時需要嚴格遵循一定的原則，才能夠在保障開關電源的質量，具體原則有以下幾點：①嚴格做好質量控制元器件的質量因素引起的開關電源的失效與工作應力沒有直接的關系，因此需要選擇質量良好的元器件，元器件在使用前需要進行嚴格的檢驗，將質量不達標的排除掉；②按照規范嚴格篩選元器件 相較鍺半導體器件，硅半導體器件性能更加良好，因此應選擇硅半導體器件。盡量選擇集成電路，減少分立器件的數量，電路更加簡單，也能夠降低故障風險。開關管應選擇金氧半場效晶體管，其驅動電路更加簡單，損耗也更少。輸出整流管應使用二極管，其軟恢復性較為良好。金屬封裝、陶瓷封裝、玻璃封裝的器件相較塑料封裝的器件質量更加良好，因此需要避免使用塑料封裝的器件。一般情況不使用繼電器，如果條件限制，需要使用繼電器，應選擇接觸良好的密封繼電器。一般不使用電位器，如果需要保留電位器，需要對其實施同封處理。由于有高頻電流通過，容易升溫，需要吸收電容器與開關管和輸出整流管的距離不宜過大，且該類電容器需要屬于高頻，且損耗少，并能夠耐高溫。③應用環境因素 由于鋁電解電容在特殊的情況下，其外殼會被腐蝕，容量不穩定、漏電流增加等問題，包括潮濕的環境、鹽霧環境等，因此如果是處于艦船中，或者環境較為潮濕的情況下，盡量避免使用鋁電解電容。在航天電子設備的電源中，在空間粒子的轟擊下，電解質會被分解，因此也不適合于鋁電解電容的使用[4]。
6.設置保護電路
電子系統的開關電源需要在較為復雜的條件下穩定的運行與工作，并出現荷載電壓過大、過低、短路故障、高溫、浪涌沖擊等情況，因此需要設置不同的保護電路，使之能夠適應不同的運行環境，能在各種惡劣環境下可靠地工作，提升器運行的穩定性。
7.開關電源的損耗
元器件在工作過程中會出現損耗，運行了較長時間后，損耗較為嚴重會造成元器件的失效，該現象屬于自然損耗老化，工作應力對其沒有影響。鋁電解電容持續長時間處于高頻條件下運行，會使得電解液逐漸損失，容量也會隨之下降，如果電解液的損失量達到40%，容量則會減少20%；如果電解液的損耗量達到90%，容量則會減少40%，在該情況下，電容器芯子已處于干涸狀態，失去了使用功能[5]。
8.總結
電源開關作為電子系統中極為重要的構件，其需要長時間的連續運行，且面臨著較為復雜的運行環境。電源開關的特殊性，其無法進行相應的檢修，而僅僅只能日常維護，因此其也較為容易出現各種故障，直接影響到電子產品的正常使用，需要進行可靠性設計。本文僅從一般的角度分析了電源開關的可靠性設計，在實踐的設計活動中還需要設計人員結合實際的要求，不斷的提升設計水平，保障電源開關的可靠性，提升電子產品的質量，給企業帶來良好的經濟效益及社會效益。[科]
【參考文獻】
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集成電路可靠性設計范文3
【關鍵詞】RS-485；可靠性；低功耗
1.引言
RS-485網絡已經廣泛的用于工業控制，儀器儀表，機電一體化產品[1]以及發射控制系統等武器裝備領域。RS-485網絡采用平衡驅動及差分接收方式來驅動總線，實現網絡的物理層連接。具有抗干擾能力強、結構簡單、價格低廉、通訊距離遠等優點[2]。
但RS-485網絡如果在抗干擾、自適應、功耗設計等方面處理不當，常會導致系統功耗增加甚至系統癱瘓等故障。如何提高可靠性并降低功耗越來越得到人們的關注。本文從提高發射控制系統RS-485網絡可靠性和降低功耗兩個方面進行分析，并提出了相應的合理解決辦法。
2.RS-485網絡可靠性設計
2.1 傳輸線阻抗匹配
在RS-485網絡通信過程中，阻抗不連續和阻抗不匹配都可能會導致信號反射，反射的信號會觸發接收器輸入端的比較器，使接收器產生錯誤的信號，降低通信可靠性。
2.2 失效保護
RS-485接口采用差分方式傳輸信號[3]，RS-485標準規定接收器的輸入門限為±200mV，即差分輸入端A電平比B電平高+200mV，輸出為邏輯“1”，反之，則輸出為邏輯“0”，這樣能夠提供比較高的噪聲抑制能力。在總線空閑、開路或短路的情況下，會將總線置于第三態，使得A和B之間的電壓差在-200mV～+200mV之間甚至趨近于0V，導致接收器輸出狀態不確定，既可能輸出邏輯“1”，也可能輸出邏輯“0”。為了避免上述情況，必須采取一定措施提供網絡失效保護功能。
增加失效保護電阻僅對總線開路時有效，并不能解決總線短路時可能出現的問題。在實際應用中采用包含內置失效保護電路的低功耗收發器，如MAXIM公司的MAX3080、MAX3471系列產品可以同時解決總線開路和短路時的失效保護問題，而且省去了外部失效保護電阻，也有利于降低系統功耗。
2.3 瞬態保護和抗靜電沖擊
發射控制系統的RS-485網絡周邊環境中還存在著許多高頻瞬態干擾。一般在切換大功率感性負載如電機、變壓器、繼電器等或閃電過程中都會產生幅度很高的瞬態干擾，如果不加以適當防護就會損壞RS-485通信接口。對于這種瞬態干擾可以采用隔離或旁路的方法加以防護。
（1）隔離保護方法。這種方案實際上將瞬態高壓轉移到隔離接口中的電隔離層上，由于隔離層的高絕緣電阻，不會產生損害性的浪涌電流，起到保護接口的作用。實現隔離保護通常有兩種方式：一是采用高頻變壓器、帶隔離的DC-DC、光耦等元件實現接口的電氣隔離以達到保護接口的目的；二是使用片內已集成了光耦的二次集成芯片如MAX1480等。
（2）旁路保護方法。這種方案利用瞬態抑制元件（如TVS、MOV、氣體放電管等）將危害性的瞬態能量旁路到大地，優點是成本較低，缺點是保護能力有限，只能保護一定能量以內的瞬態干擾，持續時間不能很長。而且需要有一條良好的連接大地的通道，實現起來比較困難。實際應用中是將上述兩種方案結合起來靈活加以運用。
另一個需要考慮的問題就是抗靜電放電（ESD）沖擊。由于人體在接觸集成電路引腳時產生的靜電放電可能高達幾十千伏，會使工作中的器件產生閉鎖而不能運行甚至損壞器件[4]。所以在實際應用中，要盡量選用帶靜電放電保護的器件，如MAX1487E、MAX487E等，可以有效保護器件在安裝和使用過程中可能受到的靜電放電沖擊。
3.RS-485網絡低功耗設計
3.1 選用低功耗CMOS驅動器
由于數據發送期間會大幅增加收發器的功耗，因此應盡量使收發器處于接收狀態，以降低功率消耗。當收發器處于空閑時，采用驅動器關閉功能，可以使功率消耗最低。
3.2 通過軟件實現短報文發送
數據發送期間收發器的功耗會大幅增加，通過軟件實現短報文發送數據，盡量使收發器長時間處于接收狀態，使發送占空比最短，可以有效降低系統功耗。
報文長度越長，占用總線時間越長，同時消耗功率越高。以MAX1483為例，如果以200kbit/s速率來傳送數據時，不同報文長度、不同發送頻率下，器件消耗的電流差異明顯。表2給出了不同報文長度、不同發送頻率與電流消耗之間的關系。
當報文長度越短、發送頻率越低，器件消耗的電流越??；而報文長度越長、發送頻率越高，器件消耗的電流越大。
3.3 取消終端匹配電阻
終端匹配電阻可以消除因阻抗不匹配而產生的干擾，不過其代價是增加功耗。在短距離、低速率數據傳輸時，為降低功耗，可以采取不加終端匹配電阻的方法。如果信號的上升時間至少比信號在電纜通道單方向傳輸延遲時間長4倍，可以保證數據信號到達接收器之前反射信號消失，則可以采用不加終端電阻的方法。
4.結論
RS-485網絡具有抗干擾能力強、支持多節點通訊、傳輸距離長、結構簡單等諸多優良的特性。在發射控制系統的RS-485網絡設計上充分利用上述方法，并在硬件、軟件設計上進行分析、計算和優化，則可以為RS-485網絡提供周全的保護措施，并進一步提升系統整體性能，建立一個可靠性高、功耗低的發射控制系統RS-485網絡。
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集成電路可靠性設計范文4
[關鍵詞]Plc設備 可靠性設計
[中圖分類號]TP273[文獻標識碼]A[文章編號]1007-9416(2010)03-0020-01
目前采用PLC集中自動控制,應用PLC可使機電設備的生產效率大幅提高,同時也可為機電設備的故障診斷帶來極大的方便,PLC應用的深度和廣度已成為一個國家工業先進水平的重要標志。
90年代,隨著工控編程語言IEC61131-3的正式頒布,PLC開始了它的第三個發展時期,在技術上取得新的突破。PLC在系統結構上,從傳統的單機向多CPU和分布式及遠程控制系統發展;在編程語言上,圖形化和文本化語言的多樣性,創造了更具表達控制要求、通信能力和文字處理的編程環境;從應用角度看,除了繼續發展機械加工自動生產線的控制系統外,更發展了以PLC為基礎的DCS系統、監控和數據采集系統(SCADA)、柔性制造系統(FMS)、安全連鎖保護系統(ESD)等,全方位地提高了PLC的應用范圍和水平。
1 PLC具體應用
1.1 PLC系統設備選型
可編程邏輯控制器(PLC)多數是工作在復雜惡劣的環境中,這不僅對PLC本身,而且對現場檢測機構、供電設備等設備的可靠性也提出嚴格的要求。在選擇控制設備時要注意以下幾點:要選擇技術指標先進、質量優、環境適應性強和抗干擾能力強、可靠性好的機型,以保證PLC能在強干擾惡劣環境中長期可靠地運行;根據實際要求選擇具有完善的輸入、輸出功能的模塊,以使系統能靈活處理模擬量、數字量和開關量;具有完善的軟件系統,以 實現過程檢測、執行、控制、報警以及圖形畫面顯示打印等功能。
國內開始研制PLC產品是上世紀70年代中期,當時上海、北京、西安、廣州和長春等地的不少 科研單位、大專院校和工廠,總計20多家單位都在研制和生產PLC(絕大多數都是小型PLC)。特別值得一提的是國家科委和原機械工業部在儀器儀表重點課 題攻關專項中組織了“六五”、“七五”、“八五”的可編程序控制器子項攻關,由部屬北京機械工業自動化研究所負責,先后研制開發了MPC-10、MPC- 20、MPC-85型PLC。這幾種型號的PLCI/O點數為256～512,并可擴展到1024點,開創了國內研制大型PLC的先河,先后在注塑機、恒 溫室、鍋爐控制、汽車壓力機生產線上獲得了應用。
1.2 I/O端的可靠性設計
可編程邏輯控制器(PLC)內部用光電耦合器、輸出模塊中的小型繼電器和光電可控硅等器件來實現對外部開關量信號的隔離,PLC的模擬量I/O模塊一般也采取了光電耦合的隔離措施。這些器件除了能減少或消除外部干擾對系統的影響外,還可以保護CPU模塊,使之免受從外部竄入PLC的高電壓的危害,因此一般沒有必要在PLC外部再設置干擾隔離器件。如果PLC輸入端的光電耦合器不能有效地抵抗干擾,可以用小型繼電器來隔離易受干擾的用長線引入PLC輸入端的開關量信號。光電耦合器中發光二極管的工作電流僅數毫安,而小型繼電器的線圈吸合電流為數十毫安,強電干擾信號通過電磁感應產生的能量一般不可能使隔離用的繼電器吸合。
繼電器輸出模塊的觸點工作電壓范圍寬,導通壓降小,與晶體管型和雙向可控硅型模塊相比,承受瞬時過電壓和過電流的能力較強,但是動作速度較慢。系統輸出量變化不是很頻繁時,一般選用繼電器型輸出模塊。PLC輸出模塊內的小型繼電器的觸點很小,斷弧能力很差。斷開直流電路要求較大的繼電器觸點,接通同一直流電路可用較小的觸點,選擇外接的繼電器時,應仔細分析是否用PLC來控制接通或斷開外部回路。
當輸入端或輸出端接有感性元件時,為提高系統工作的可靠性,使干擾降到最低,可在兩端并聯續留二極管(DC電路)或阻容電路(AC電路),以抑制電路斷開時產生的電弧對PLC的影響。當接近開關、光電開關這一類兩線式傳感器的漏電流較大時,可能會出現錯誤的輸入信號,可以在輸入端并聯旁路電容,以減少輸入阻抗。
2 PLC的特點
2.1 配套齊全,功能完善,適用性強
PLC發展到今天,可以用于各種規模的工業控制場合。除了邏輯處理功能以外,現代 PLC多具有完善的數據運算能力,可用于各種數字控制領域。近年來PLC的功能單元大量涌現,使PLC滲透到了位置控制、溫度控制,CNC等各種工業控制 中。加上PLC通信能力的增強及人機界面技術的發展,使用PLC組成各種控制系統變得非常容易。
2.2 可靠性高,抗干擾能力強
高可靠性 是電氣控制設備的關鍵性能。PLC 由于采用現代大規模集成電路技術,采用優質的電子元件與合理的系統結構設計,內部電路采取光電隔離、數字濾波、故障診斷等硬件措施,具有很高的可靠性。一 些使用冗余CPU的PLC的平均無故障工作時間很長。從PLC的機外電路來說,使用PLC構成控制系統,和同等規模的繼電接觸器系統相比,電氣接線及開關 接點已減少到數百甚至數千分之一,故障也就大大降低。此外,PLC帶有硬件故障自我檢測功能,出現故障時可及時發出警報信息。在應用軟件中,應用者還可以 編入器件的故障自診斷程序,使系統中除PLC以外的電路及設備也獲得故障自診斷保護,使得整個系統具有極高的可靠性。
3 如何判斷模擬量信號的故障
PLC診斷模擬量故障的過程,實質就是將在相應A/D通道讀到的檢測信號的模擬量的實際值與系統允許的極限值相比較的過程。如果比較的結果是實際值遠離極限值,則表明機電設備對應的受監控部位處于正常狀態,如果實際值接近或達到極限值,則為不正常狀態。判斷故障發生與否的極限值根據實際系統相應的參數變化范圍確定,利用PLC的模擬量設定開關可精確設置該極限值。
當模擬量的實際值達到模擬量設定開關的設定值,PLC還能按照一定的邏輯關系啟動開關量模塊上的輸出位,或者從PLC的通訊口主動發起通訊,從而輸出故障診斷的結果,并據此實現對機電設備的控制。
集成電路可靠性設計范文5
單片機系統的可靠性是由多種因素決定的，其中系統抗干擾性能是可靠性的重要指標之一。抗干擾就是針對干擾產生的性質、傳播途徑、侵入的位置和侵入的形式，采取相應的方法消除干擾源，抑制干擾傳播途徑，減弱電路或元件對噪聲干擾的敏感性，使單片機系統能在線正常、穩定地運行。
一、單片機應用系統的主要干擾渠道分析
所謂干擾就是疊加在有用信號上的不需要的信號，是影響路正常工作的另一種噪聲。干擾以某種電信號的形式，通過一的渠道，混入有用信號中侵入單片機系統，造成系統工作不穩定。在各種實際環境中，干擾總是存在的，這些干擾降低了電子系統準確性甚至破壞其可靠性。
1.外部環境所產生的干擾
(1)單片機控制系統是為工業控制而設計制造的，經常工作于工業生產現場。在實際的生產現場，存在著大量的電磁干擾信號，對單片機控制系統的正常工作造成極大的危害，甚至有可能帶來系統誤操作甚至失控的危險。
(2)測控通道引入的干擾。通過與系統連接的測控通道及與其他主機連接的相互通道引入的干擾信號也會對系統的正常工作造成有害影響。
2.干擾對單片機應用系統的作用部位
(1)輸入系統。它將使模擬信號失真、數字信號出錯，單片機據這種輸入信息作出的反應必然是錯誤的。
(2)輸出系統。將使各輸出信號混亂，不能正常反映系統的真實輸出量，從而導致一系列嚴重后果。
(3)CPU系統。CPU得到錯誤的數據信息，使運算操作數據失真導致結果出錯，并將這個錯誤一直傳遞下去，形成一系列錯誤。
二、應用系統硬件的抗干擾措施
單片機應用系統的硬件電路是由如下幾個部分構成的：信號檢測部分；信號處理及控制部分；控制信號驅動部分；系統交互部分；顯示部分。由此可見一個單片機應用系統的成分是相當復雜的，從各種類型的傳感器到名目繁多的各種繼電器接觸器、電磁閥，從類型繁多的集成電路到各種各樣的耦合器件、執行部件、顯示器件等?？垢蓴_主要有以下措施：
1.抑制電源干擾采取交流穩壓器保證供電的穩定性，防止電源的過壓和欠壓。使用隔離變壓器濾掉高頻噪聲，低通濾波器濾掉工頻干擾。用開關電源并提供足夠的功率余量，主機部分使用單獨的穩壓電路。
2.過壓保護電路。在輸入輸出通道上應采用過壓保護電路，以防引入高電壓，傷害微機系統。過壓保護電路由限流電阻和穩壓管組成，限流電阻選擇要適宜，太大會引起信號衰減，太小起不到保護穩壓管的作用。穩壓管穩壓值的選擇以略高于最高傳送信號電壓為宜，太低將對有效信號起限幅效果，使信號失真。
3.采用差動放大輸入、輸出信號。干擾信號多數是共模信號，為了抑制干擾，可利用差動放大器，雙端輸出信號。接收時，利用差動放大電路將信號轉為單端信號。這種方法對遠距離信號輸送的抗干擾很有效。
4.減少系統連接中各工作部件之間的干擾。利用雙絞線來解決單片機控制系統中信號的長線傳輸問題。雙絞線抗干擾能力強，實踐證明，雙絞線能使各個小環路的電磁感應干擾相互抵消；由于其分布電容為幾十皮法，距離信號源近，可以起到積分作用，對電磁場有一定抑制效果。必要時輸入、輸出供電分別采用NB、NB模塊隔離，以避免各個部分相互干擾。
5.配置去藕電容。數字電路信號電平轉換過程中產生很大的沖擊電流，并在傳輸線和供用電源內阻上產生較大的壓降，形成嚴重的干擾。為了抑制這種干擾，在電路中可適當配置去耦電容，即去耦電路。其作用一方面提供和吸收集成電路開門瞬間的充放電能量，另一方面濾掉集成電路的高頻噪聲。主要在集成電路的電源端與地線端加接電容，電路布線的時候去耦電容盡量靠近集成電路的電源輸入端，對于微機控制系統，去耦電容值一般取0.01～0.1μF，且一般應選用高頻特性好的獨石電容或瓷片電容作去耦電容。
三、軟件的抗干擾措施
1.數據采集誤差的軟件抗干擾的措施
由于數據采集時干抗性質、后果的不同，采用的方法也不盡一致。在最常用的實時數據采集系統中，為了消除傳感器通道中的干擾信號，我們最常用數字濾波方，可濾掉大部分由輸入信號干擾而引起的輸出控制錯誤。最常用的方法有算術平均值法、比較舍取法、中值法、一階遞推數字濾波法等。
（1）算術平均值法。算術平均值濾波法就是對一點的數據連續采樣多次，計算其平均值，以平均值作為該點的采樣結果。對一般流量測量，可取N=8-10；對壓力等測量可取N=3-4。
（2）比較取舍法。比較取舍法是對每個采樣點連續采樣幾次，根據所采數據的變化規律，確定取舍辦法。當控制系統測量的個別數據存在偏差時，為了剔除個別錯誤數據，可采用比較舍取法。
（3）中值法。對采樣點連續采集多個信號取中值作為采樣結果。
具體選取何種方法，必須根據信號的變化規律選擇。對開關量采用多次采集的辦法來消除開關的抖動。
2.程序失常時軟件抗干擾的對策
（1）軟件冗余。CPU取指令過程是先取操作碼，再取操作數。當單片機受干擾出現錯誤時，程序便脫離正常軌道“亂飛”。當亂飛到某雙字節指令，若取指令時刻落在操作數上，誤將操作數當作操作碼，程序將出錯；若“飛”到了三字節指令，出錯機率更大。因此，在關鍵地方人為地插入一些單字節指令，或將有效單字節指令重寫，便稱為“指令冗余”。通常是在雙字節指令和三字節指令后插入兩個字節以上的空操作指令NOP，這樣即使亂飛程序飛到操作數上，由于NOP的存在，可避免后面的指令被當作操作數執行，程序自動納入正軌。此外，對系統流向起重要作用的指令如RET、RET I、LCALL、LJM P、JC等指令之前插入兩條NOP，也可將亂飛程序納入正軌，確保這些重要指令的執行。
（2）建立軟件陷阱。所謂“軟件陷阱”，就是在程序中加入的一組用于攔截彈飛程序的程序段。它強行將程序轉向一個特定的地址，該地址放有出錯處理程序。如果將出錯處理程序的入口標號命名為“ERR”的話，通常軟件陷阱由以下三句話組成：NOP，NOP，LJMP ERR。一旦彈飛的程序被攔截，立刻轉向錯誤處理程序。軟件陷阱可安排在四個地方：一是未使用的中斷向量區。干擾可使未使用的中斷開放并激活中斷，在這些地方設置軟件陷阱就能及時捕獲到錯誤中斷；二是未使用的ROM空間。在其中每隔一段設置一個陷阱可將彈飛至該區域的出錯程序捕獲；三是表格。儲存在EPROM中的表格后安排軟件陷阱可在一定程序上防止軟件彈飛；四是程序區。一般程序中不能任意安排軟件陷阱，但是在正常程序中會有一些跳轉指令，在這些指令后使用軟件陷阱可捕獲到彈飛到跳轉指令的操作數上的出錯程序。
（3）設立自檢程序。在單片機的特定部位或某些內存單元設狀態標志，在開機后的程序運行中不斷循環測試，以保證系統信息存儲、傳輸、運算的高可靠性。
（4）采用“看門狗”（watchdog）技術。WATCHDOG即程序監視跟蹤定時器，它實質上是一個可由CPU復位的定時器。它的工作原理如同圖1所示的兩個計時周期不同的定時器T1和T2。T1和T2是兩個時鐘源相同的定時器，設T1=1.0s，T2=1.1s，而用T1定時器的溢出脈沖P1同時對T1和T2定時器清零，只要T1定時器工作正常，則定時器T2永遠不可能計時溢出。當T1定時器不再計時，定時器T2則會計時溢出，并產生溢出脈沖P2。旦產生溢出脈沖P2，則表明T1出了故障。這里的T2即是WATCHDOG。利用溢出脈沖P2并進行巧妙的程序設計，可以檢測系統的出錯，而后使“飛掉”的程序重新恢復運行。
集成電路可靠性設計范文6
關鍵詞：ESD；襯底觸發；柵耦合；TLP
中圖分類號：TN47 文獻標識碼：A
文章編號：1674-2974（2016）02-0115-04
隨著CMOS工藝技術的發展進入到深亞微米階段，片上ESD防護設計已成為集成IC可靠性設計的關鍵.一般民用HBM耐壓標準為2 kV，測試電壓抬升率為2 kV/10 ns.軍用HBM耐壓標準參照美軍軍標MIL-STD-883Gmethod 3015.7，HBM耐壓標準為4 kV以上，測試電壓抬升率4 kV/10 ns.[1]深亞微米工藝下器件耐壓能力的降低，向設計高ESD防護能力器件提出了挑戰.本文旨在設計一種觸發電壓低于10 V，HBM耐壓達到軍用標準的MOS ESD防護器件.
GGMOS防護器件由于和COMS工藝兼容，設計簡單，可移植性強，已成為目前通用集成電路中最常用的ESD防護器件.隨著集成電路工藝技術不斷發展，器件特征尺寸不斷縮小，金屬氧化物半導體的柵氧厚度越來越薄，晶體管耐壓能力降低，對片上ESD防護結構也提出了更低觸發電壓的要求.典型GCMOS單元采用柵耦合電容技術可降低典型GGMOS觸發電壓，提高泄放能力.但隨著柵耦合電壓的提高，典型MOS防護器件的耐壓能力降低[2]，因此，同時達到高耐壓等級與低觸發電壓成為典型MOS ESD防護結構設計中一大難題.文獻[3-4]研究表明，對GGMOS結構襯底端進行電流注入能在降低其觸發電壓的同時提高其二次擊穿電流It.本文所設計結構在此基礎上，同時利用柵耦合電容技術，設計柵電壓控制模塊，減小柵電壓對MOS管耐壓能力的影響，在降低了GGMOS結構觸發電壓的同時，保證了該結構的高耐壓能力，完成了一種改進型片上低觸發電壓高耐壓NMOS ESD防護結構的設計.
1低觸發、高耐壓NMOS ESD防護結構原
理分析
1.1結構分析
圖1為柯明道教授等人利用襯底觸發技術于2003年提出的ESD泄放結構“襯底觸發GGMOS”剖面圖[3].采用對MOS晶體管回滯擊穿的泄放機制，泄放電流主要為體電流i1與i2.[5-6]
該結構利用電容耦合ESD電壓信號抬升主泄放管MN2/MN3襯底電位，對襯底注入電流i0與i3，同時MN2/MN3柵極接地，使其在正常工作時關閉，防止漏電.研究發現，隨著注入電流的增加，二次擊穿電流It也得到相應提升.[4]
該結構主要泄放機制仍然為擊穿主泄放管MN2/MN3漏極與襯底間PN結，因而典型工藝下觸發電壓較高，且通過襯底的泄放能力有限.為了取得更低觸發電壓、更高泄放能力的MOS泄放結構，本文在此結構的基礎上，將原本接地的主泄放管柵端接入R0與C0構成的觸發網絡，利用電容耦合抬升主泄放管柵極電位[7]，使其在高壓下處于微導通狀態.圖2為本文改進型結構的剖面示意圖.改進主要集中在A和B兩處，將泄放管MN3與MN2的柵極接入觸發電路，并在觸發電路中增加鉗位管mn0，限制柵極電位上升的幅度.
主泄放管MN2/MN3的微導通，使泄放能力更強的溝道也成為ESD能量的泄放通道，增加了溝道泄放電流i4與i5，從而增強該結構的泄放能力.同時，由于處于微導通狀態的MOS管具有更低的擊穿電壓，從而使抬升柵電位后的結構具有更低的觸發電壓[8].但是，主泄放管柵電位的抬升，也增加了端口正常工作時的漏電.同時，主泄放管的柵電位的過度爬升會降低主泄放管二次擊穿點電流從而降低其耐壓能力[3].為了盡量減小漏電，保證泄放管的耐壓能力，需要合理設計柵端電位的抬升量，使正常工作信號輸入時，柵電位抬升較小，減小漏電； 而在ESD信號輸入時，柵電位抬升較大，使主泄放管導通.同時需加入鉗位機制限制柵端電位的上升，結合抬升襯底電位可提高MOS管二次擊穿電流It這一特征[4].可適當增加注入襯底的電流量來抵消抬升柵電位對主泄放管耐壓能力的影響，最終使得該結構在達到較低觸發電壓的同時，還能保持較高的耐壓能力.
1.2主要電路設計
電位抬升單元是本文電路設計的重點，忽略MN0/MN1管與主泄放管MN2/MN3寄生，該電位抬升電路如圖3（a）所示為一階高通電路.
3結論
本文采用柵耦合技術，使所提出的ESD結構在CSMC HJ018工藝典型擊穿值10 V之前即觸發.同時，利用抬升襯底電位可提升二次擊穿電流It這一特點，成功彌補了柵耦合MOS ESD泄放結構二次擊穿點低的缺點，在降低ESD泄放結構觸發電壓的同時保持較高二次擊穿電流，在CSMC HJ018工藝下完成了一款觸發電壓低于10 V，HBM防護等級達到4 kV軍用級別的NMOS ESD防護結構，優化了柵耦合技術在MOS ESD泄放結構中的應用.
參考文獻
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