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集成電路設計方案范文1
關鍵詞 高速公路；機電工程；方案建設
中圖分類號U416 文獻標識碼A 文章編號 1674-6708（2014）111-0035-02
高速公路平坦、安全、高速等優點主要依靠交通工程的完善，機電工程就是交通工程的一部分，運用高速公路機電工程，可以提高交通安全水平，改善道路擁堵情況，提高道路運營效率。高速公路發生交通事故的危險性比普通路段高很多，一旦有交通事故產生，將對高速公路的交通產生重大影響。因此應該在高速公路鋪設初期就對機電工程進行設計，并進行優化，建立高速公路機電工程方案，并根據實際情況進行完善。
1高速公路機電工程方案建設前期的準備工作
1.1設計機電工程
對高速公路的機電工程進行方案設計，在以后的工作中有非常重要的作用，它是工程建設的模板和依據，是前期工程設計工作的難點。但是實際操作中，工程方案設計一般得不到重視。設計機電工程方案，必須利用技術和資源優勢，對工程圖紙進行科學的繪制，也必須與有一定能力和技術的研究院合作，為以后的工程建設奠定良好的基礎。
1.2對機電工程的可行性進行研究
機電工程對高速公路的運行非常重要，它是一種信息化載體。在高速公路建設階段，機電工程是工程建設中非常重要的一個階段，但是項目是否可行，還要對其進行可行性研究。對機電項目的可行性進行研究，是整個項目的重點，也在工程建設前期具有關鍵性作用。
1.3開展機電工程招標工作
因為國家強制性的規定，建設機電工程必須進行招標工作。工程招標是考核施工方實力和資質的一個途徑，也是對其進行篩選的一個平臺，是建設單位參加機電工程建設的一個手段。進行工程招標，可以為后續工程建設提供保障。
2高速公路機電工程方案建設的重點
2.1嚴格按照程序進行方案建設
方案的建設必須按照規定的程序執行，方案建設所需要的合同、招標文件、標書以及聯合設計必須按照相關文件進行報批和評審。
2.2應該認真貫徹國家的相關法律、法規
2.2.1對合同管理制度進行嚴格執行
在方案建設管理過程中，必須嚴格遵循相關法律和法規，應該按照中標單位簽訂的合同書、評標報告以及招標文件要求來執行。在工程方案建設過程中，一定要做到按照合同規定辦事。
2.2.2對項目監理制度進行嚴格執行
應該嚴格遵守項目監理制度，通過透明度高的招標方式，從中選擇符合招標條件、監理制度完善以及能夠獨立完成好方案設計的單位。
2.2.3對招投標制度進行嚴格執行
按照國家相關規定，機電工程方案的確定應該采取公開、公平以及競爭的方式進行承包商的確定。機電工程方案的建立也應遵守交通部門的相關規定，通過正規渠道進行選擇。
2.3高速公路機電工程的通訊系統
應該在管理監測中心用電纜連接高速公路上的各個通信點，并且應分別設立遠程控制電話中心和數據中心。
2.4高速公路機電工程的監控系統
監控系統主要由兩部分組成，包括閉路電視和計算機系統，同時設有二級管理機構（結構如圖1）。
監控中心的計算機系統一般分為三等級：第一級是中心級計算機，第二級是分中心計算機，第三級是外場設備，它以微處理器作為核心。監控中心的面積必須夠大，以便布置、安裝需要的設備和設施。還應在橋梁、隧道、收費站、車道、廣場、特殊路段等安裝監控設施，在監控交通情況的同時，也可以對車輛是否作弊做出判斷。
2.5重視機電工程方案建設所需軟件和設備選擇
1）設備的選擇和安裝需要根據國內標準進行；2）采用先進技術，合理配置設備；3）軟件應用要充分體現管理理念，要為管理數據服務；4）遵循對內防止作弊，對外防止逃費的要求。
2.6高速公路機電工程方案設計思路
以聯合開發和設計作為基本思路，這種思路具有設計理念獨特新穎、運用靈活、功能強大、能充分體現開發者要求和思想的特點。高速公路機電工程方案建設時，其系統的維修和維護較為靈活，又因為軟件具有針對性特征，所以設施選型和配備比較方便。
3對高速公路機電工程方案進行優化
高速公路機電工程建設所需要的設備，除了少部分設立在高速公路管理中心外，很大部分設立在高速公路沿途收費站或者兩側外場。使機電工程順利實施并且保證其質量的前提就是選適合的設備并且優化設計方案。
機電工程方案建設的原則就是成本能夠控制、質量得到保證、功能能夠滿足、立意先進等。機電工程方案建設的原則就是在保證其質量、滿足其基本功能的前提之下，最大程度地節約費用。選擇機電工程設備的原則就是對故障率高低、性價比是否合適、性能是否穩定等進行綜合考慮，并且確定其功能是否符合使用要求。
路段管理中心與高速公路收費站設備、外場設備、其他路段管理中心、聯網結算中心之間每分每秒都在進行數據傳輸。因此在高速公路設備中，通訊設備最為重要。相比于高速公路外場或者收費站，停車區、服務區的數據傳輸非常少，所以采用光端機來進行傳輸。光端機不僅滿足了數據傳輸等基本功能，也使成本大大降低?，F階段，服務器的性能和質量都在不斷進步，相信不久之后，服務器的可靠性和穩定性將會有一個質的飛躍。
之前幾年，立柱式和門架式可變情報板的應用得到了廣泛的推廣，它們可以實時路況信息，控制和引導路上行駛的車輛，使交通便利程度大幅提高。在一些廣場設置LED顯示屏，一些交通情況或政策信息，雖然這是收費的，但是應用卻比較普遍。在實際的高速公路運營管理過程中，對一些有可能去高速路行駛的車輛宣傳限載、限速信息、實時交通情況也十分重要。
在對監控系統進行設計時，應該按照規定對懸臂式監控系統的相關技術、規格是否適合、情報板數量等進行重點設計。安裝監控系統，不只為了監控一些違規行為，而且體現了高速公路管理者對司乘人員的關心。
4結論
高速路機電工程方案建設是一項龐大的工作，作為工程管理者，必須充分了解機電工程建設的每個步驟，掌握其重點、難點和特點，進行全面分析和研究。以目標合理、權責明確、矩陣式管理、分層次領導為原則，以高速路機電工程方案為指導，建立完善的管理制度，只有這樣才能勝券在握。
參考文獻
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集成電路設計方案范文2
關鍵詞：公路 設計 選線 方案
引言
臺山核電廠淡水水源工程的新松水庫位于臺山市赤溪鎮的曹沖河，水庫距臺山市約60km，距臺山核電廠約15km。壩址距新臺高速浮石立交出口約28km，距西部沿海高速都斛出口約18km，現有外部交通條件較好。臺山核電廠淡水水源工程通過在曹沖河建設水庫，用輸水管道將淡水輸送至核電廠淡水廠，擬建進庫道路連接水庫壩址與臺山核電廠的進場道路。目前，從舊赤溪鎮到水庫壩址，只有一條長約8km的簡易泥結石道路可走。但該現有簡易道路等級低，平面彎道多、轉彎半徑小、會車時錯車困難，不能滿足本工程施工期與運行管理期的交通使用要求，故須對進庫道路進行配套建設。
1進庫道路技術標準的確定
1.1道路等級標準的確定
進庫道路是臺山核電廠淡水水源工程的專用道路。經過對樞紐日常交通量的分析，對于設計水平年，預計對外交通道路的雙向通行交通量小于1000輛/日。雙車道四級道路可滿足本工程施工高峰期的最大交通量。考慮工程的建設規模、重要性和施工期車輛交通情況，根據規范要求，結合當地實際情況，經綜合分析，進庫道路按四級公路標準設計。
1.2路線主要設計指標確定
進庫道路按四級公路標準設計，設計速度為20km/h，設兩車道，路面寬為6.0m，每側土路肩寬為0.5m，路基寬7.0m。根據交通量組成與項目交通量、地質條件及主體工程施工的具體特點，施工期間行駛施工運輸車輛較多，故采用高級路面。汽車荷載等級按公路等級采用公路-Ⅱ級，并采用施工運輸車輛的實際最大荷載（約50t）進行復核。路基設計洪水頻率參照《公路路基設計規范》（JTGD30-2004）的規定，路基設計洪水頻率為1/25。
1.3道路橫斷面結構型式
進庫道路路面結構：采用水泥混凝土路面。路塹挖方邊坡根據地質報告資料，按巖體風化程度不同來選取相應的開挖坡比值。挖方邊坡高度大于10m時，采用分級邊坡，第一級邊坡高度為8m，其余每級均為10m。路堤填方邊坡填筑坡比值根據路基填料種類、地形等條件而定。第一級邊坡坡比采用1:1.5，第二級至起其坡比采用1:1.75。地面橫向坡度較陡路段在路堤下方設置擋墻，其中涵洞則與擋墻結合。
2進庫道路路線方案設計比選
2.1選線原則
選擇路線方案進行初步設計時需要充分利用地形、地勢，盡量少出現回頭彎；
選擇地質穩定、水文地質條件好的地帶通過，避開軟基、泥沼、排水不良的低洼地等不良地段，避免穿過密集居民區、村莊；少占耕地、少拆遷，多利用山地，有條件的地方結合現有道路，使路線總里程較短、地形坡度較平緩、轉彎舒順；減少開挖量，避開高邊坡等地段，減少水土流失；結合主體工程建筑物布置。
2.2路線方案布置
根據以上選線原則，及道路技術標準的約束，結合核電廠規劃進場道路、主體工程建筑物布置及現場地形等具體情況，本階段初步擬定設計了2條進庫道路路線方案，其示意圖見圖2.2-1。
圖2.2-1進庫道路路線方案示意圖
路線1：從核電廠規劃進場道路東陽村南曹沖小學附近接入，經約0.2km海邊蝦蟹塘邊后，沿曹沖河約2.2km，繞過新松村沿曹沖河約1.5km，經西坑，沿山邊爬坡約0.8km至水庫壩址左壩頭，經大壩沿庫邊0.9km至輸水隧洞進口。該路線全長約5.6km，其中0.2km為海邊路，3.7km為原河邊村路改造，1.7km為新建山邊公路。
路線2：從核電廠規劃進場道路南陽村南附近接入，經約0.2km海邊蝦蟹塘邊后，沿原村路約1.4km至山邊村，過村后沿山邊小路0.8km，沿山邊爬坡約0.7km至水庫右岸埡口，沿庫邊經0.65km至壩址右壩頭；另從埡口修支路0.25km至輸水隧洞進口。該路線全長約4.0km，其中0.2km 為海邊路，2.2km為原村路改造，1.6km為新建山邊公路。
依據確定的道路技術標準根據選線原則對兩個路線布置方案在已有1：2000地形圖上進行設計并計算路面工程、路基土石方工程、路基防護工程等主要工程的工程量并形成工程量清單，對各路線方案估算其投資。
各路線方案特性見表6.5-1，各路線方案估算投資比較見表6.5-2。
表2.2-1進庫道路路線方案特性表
2.3路線比選
由表2.1-1及表2.2-1可知：
從布置上看，路線1和路線2均有局部海邊道路連接核電廠進場道路，距核電廠均較遠，并需要進行軟基處理。其中路線1沿曹沖河邊，目前現有道路高程在3m～4m之間，曹沖河10年一遇洪水位高程為6.8m，25年一遇洪水位高程為8.0m，路面高程需加高5m左右，且需要按堤防標準建設，涉及水利設施等其他復雜問題；路線2長度最短，并利用現有的村路，線路較順暢；從征地移民上看，路線1需要征用路邊田地，路線2需要拆除少量房屋；從施工條件上看，路線2最短，但道路施工有可能受當地村民交通影響；從投資上看，路線2投資最少，比路線1少1810萬元；綜上所述，路線1的其中一段經過曹沖河邊，其路面需按堤防的防洪標準進行加高，征用農田較多，涉及水利設施等其他復雜問題；路線2的路線需穿過村莊，但結合主體建筑物布置最合理，長度最短，路線較順暢，投資最少。經綜合比較后，推薦路線2為進庫道路的首選方案。
3 結語
臺山核電廠淡水水源工程進場道路外部交通條件較好，道路功能特殊，在明確道路的功能后由確定的道路技術標準，按照基本選線原則擬定設計出2條進庫道路路線方案，通過方案比較發現路線2對結合主體建筑物布置最合理，長度最短，路線較順暢，投資最少是符合本道路工程投資和運輸效率的路線設計方案。
作 者 簡 介
集成電路設計方案范文3
關鍵詞:時序優化;時鐘樹綜合;時鐘偏斜;同步設計
中圖分類號:TN402文獻標識碼:A
Abstract: The key of digital integrated circuit design is to meet the timing constraints. Clock tree synthesis is the essential element on timing optimization in the back-end chip design, especially for complex high-speed ultra-large-scale integrated circuit design. It will have a direct impact on the final tapeout, and the clock skew is an important factor in the impact of clock . This paper proposes a new method to get frequency clock in the front-end, and uses Astro tool of the Synopsys to manually synthesis clock tree and optimize timing in the back-end, based on SMIC 0.18um digital TV transmitter modulator chip. The result shows that we can decrease the chip area, and meet the timing requirement at the same time.
Key words:Timing optimization;Clock tree synthesis;Clock skewSnchronous design
1引言
在大規模集成電路中,時鐘信號往往是整個芯片中扇出時間最大、通過距離最長、以最高速度運行的信號[1]。隨著集成電路的工藝幾何尺寸不斷縮小,時鐘信號線路上的互連線延遲以及之間的耦合電容成為影響時序收斂的主要因素。不同的寄存器距離時鐘信號源遠近距離不同,造成信號到達的時間不一樣,我們稱之為時鐘偏移。而一個時鐘信號源往往要驅動數萬個寄存器,不能滿足芯片的驅動要求。時鐘樹綜合可以解決此類問題,一方面平衡時鐘偏差,一方面插入緩沖器增加驅動力。
滿足國標GB20600-2006要求的全模式地面數字電視多媒體廣播基帶調制芯片,含有180多萬個標準單元門電路,45個大型存儲器宏模塊,201個輸入輸出pad,其中包括一個集成模擬PLL。該芯片含四個同步時鐘信號,存在大量的宏模塊,增加了時序路徑的復雜性,基于面積和功耗優化的考慮,對時序優化提出了更高的要求。為了滿足時序要求,優化設計方案,本文在前端設計中提出一種新的獲得分頻同步時鐘的方法,在后端設計中采用分區布局時序要求嚴格的時鐘,手動優化時鐘樹等方法,在滿足時序設計要求的同時減小了芯片面積。
2優化時序原理
時序電路要求數據在時鐘采樣時刻保持穩定,但由于時鐘存在抖動,所以數據信號需要在時鐘有效沿到來之前的一段時間內保持穩定。這段時間稱為建立時間(setup time),即數據對時鐘的準備時間。同樣,在時鐘翻轉之前,數據也必須在一段時間內保持穩定才能被寄存器成功采樣。這段時間稱為保持時間(hold time),即數據對時鐘的保持時間[2]。其原理如圖1所示。時序優化是指,考慮到器件內部延時,時鐘的不穩定和偏斜,以及電容電阻等因素,采取優化設計方案,優化布局,綜合和優化時鐘樹等方式,滿足用戶設計的建立時間以及保持時間的時序約束。
時鐘偏移是指時鐘分布系統中到達各個時鐘末端,即終端寄存器的時鐘輸入端的時間不一樣,這是不可避免的。而過大的時鐘偏移會引起電路時序混亂,導致功能錯誤,因此在高速ASIC設計中,時鐘偏移受到設計者的重視。時鐘樹綜合與優化,即是將緩沖器和反相器插入到各個與時鐘源相連的終端寄存器,并對寄存器間的時鐘偏移進行平衡。
前端設計時鐘的方法對時序有很大影響,故采取優化時鐘同步,減少時鐘偏斜的設計方法,可實現優化時序的同時減少芯片面積。后端設計中,Astro通過分析時鐘網絡來保證合理的時鐘偏移。通過調整參數和插入的器件型號等來保證滿足時序要求,提高電路同步性能。圖3為本文中設計實例――數字電視發端調制器芯片的主時鐘的時鐘樹。本時鐘樹中主要有四個同步信號,即輸入時鐘clk_60V48和經過二、四、八分頻得到的clk_30V24,clk_15V12,clk_7V56時鐘。在時鐘樹各個級別插入緩沖器或反相器來減小時鐘偏移,可以達到優化時序的效果。
3優化時序過程
為提高超大規模數字集成電路中的同步性能,一方面在前端設計電路時,采取優化的同步時鐘分頻技術,盡量減少同步時鐘的偏斜;另一方面,利用工具通過分析時鐘網絡進行時鐘樹綜合來減少時鐘偏斜。Synopsys公司的Astro軟件,是用來實現ASIC后端設計的流行工具。它可以計算時延、分析時序、布局布線等,結合前端的約束文件,前后端相互協作,實現最終的芯片流片。通過分析時鐘線路延時,插入緩沖器和反相器,盡量減少時鐘偏移,實現時鐘信號同步。在設計電路之初和時鐘樹綜合之前,仔細分析電路,優化時鐘結構,將有利于減少芯片面積和縮短版圖設計時間。
3.1 前端設計優化時序
在一般的同步分頻時鐘分頻技術中,分頻時鐘處于時鐘樹的不同級,使得時鐘偏斜增大,延時增加。本芯片前端設計中采用鎖存器,利用主時鐘信號對分頻信號鎖存,得到的分頻信號經過選擇器才成為最終的分頻時鐘。這樣可將各分頻時鐘針對主頻時鐘信號傳遞延時平均,減少同步信號的時鐘偏斜,優化時序。同時測試使能信號使選擇輸出主時鐘或分頻時鐘。
3.2 后端設計優化時序
3.2.1布局時優化時序
1) 整體布局
在深亞微米集成電路設計中,布局要基于時序,對每條路徑作時序分析, 以減少因不滿足時序要求而進行的迭代次數[5]。為了減少互連線的RC延時和布線電容,以滿足時序的要求,縮短設計時間,將單元cell和宏模塊(RAMs,ROMs,sub-blocks)安排在合適的位置達到上述目的,這就是布局。放置宏模塊比較重要,要考慮其引腳位置、方向、數量和相互之間的聯系,一般將cell放置在中間,將macro等分布在四周。布局時要在減少面積的同時,盡量減少布線的阻塞。設計電源線時,需要滿足電遷移特性,并考慮到電源和地線網絡上的電壓降。為了實現時序和面積的優化,需要將布局后實際的版圖信息返標到綜合工具DC中,通過讀取接近實際情況的布局信息,優化電路的延時,綜合出更好的設計結果。要盡可能兼顧到電路的擁塞情況,讓電路結構和布局在時序和擁塞兩方面都能得到滿足,從而達到最優。而對標準子單元的合理布局有助于面積最小化及減少布線的擁塞,提高整個設計的質量。
2)詳細布局時分步布置時鐘單元
針對某些對時序要求比較高的時鐘,將其布置在一塊選擇的區域,提高后邊時鐘樹綜合優化的可能性,這樣能夠減小時鐘偏移。比如該芯片中,把主時鐘clk_60V48生成的時鐘clk_30V24,clk_15V12,clk7V56,即將clkgen生成模塊的相關寄存器單元布置在一小片指定區域內。
a. 從網表中或者在Designplan下的axgHierPlan了解到相關單元的名字。
b. aprCmdCreateHierGroup選擇需要合到一組的寄存器或者緩沖器單元,命名為clkgen。
c. axgCreateRegion命令創建組clkgen中單元分布的區域,確定好區域面積利用率,以及長寬比。
d. 在布線時設置相關的選項,使得時序要求比較嚴格的路徑上的時鐘單元,布置位置臨近,便于滿足最后整個芯片的時序要求。
3.2.2 時鐘樹綜合與優化時序
1) 自定義優化時鐘樹
本實例中的時鐘信號Clk_6M,Clk_mpeg,we2,we1,Clk_30V24_Out,Clk_7V56_Out,時序比較寬限,所以不需要優化,可以節約優化的時間,減少優化的復雜度。在時序約束文件中寫明定義即可。在整體布局和詳細布局之后,讀入CTS的時序約束文件。時鐘優化過程中,選擇相關的驅動能力不同的緩沖器和反相器,插入單元順序為“CLKBUFX16 CLKBUFX8 CLKBUFX4 CLKBUFX2 CLKINVX16 CLKINVX8 CLKINVX4 CLKINVX2”,這樣的規定決定了先從大的緩存器和反相器開始插入,在不夠的時候再逐漸插入小的器件到時鐘樹中。
2) 調整插入器件尺寸
astCTO用在CTS之后,將時鐘樹綜合和優化,進一步減小時鐘偏移。調整緩沖器或者反相器的尺寸和驅動能力,同時調整它們的位置來調整時鐘偏移和插入延時,減少因為時序優化和增量放置引起的時序問題。其中Buffer/gate sizing用于調整buffer或inverter的尺寸及驅動能力。Buffer/gate relocation調整buffer或inverter的位置來調整時鐘偏移和插入延時。
3)postCTS Optimizaiton和Postplacement Optim- ization優化時序
時鐘樹綜合后,要修復用戶設計的時序違規。查看此時的時序報告,如果仍有建立或保持時間時序違規,可使用PostPlace Optimization(astPostPS)或者postCTS Optimizaiton多次進行優化。
利用astPostPS命令進行優化時,可以根據需求,選擇其中一些獨立的命令針對建立時間、保持時間、時鐘轉換時間和電容等單獨進行優化。astPostPS 用于優化布局后的時序設計,Postplace優化布局時,根據設計中所有布局信息和變化,調整基本單元的尺寸,除去多余的單元,插入緩沖器和反相器等技術來完成設計的Postplace優化,改善時鐘的偏斜,來優化時序。
4優化時序結果
手動優化布局比一般自動布局的時鐘偏斜結果要優,時鐘偏斜更小。新的優化方式使得在滿足時序的條件下,芯片面積可以更小。結果如下表所示。優化時鐘樹后最終的時序結果:建立時間余量為0.258 ns,保持時間余量為-0.079 ns,可以在布線后優化為正。
5結論
隨著集成電路工藝幾何尺寸的不斷縮小,芯片面積的不斷減小,對于時序的要求越來越高,時鐘樹優化顯得尤為重要,本文以數字電視發端調制器芯片為例,提出了新的同步分頻時鐘設計方法,介紹了為優化時序采用的布局技巧,以及手動優化時鐘樹,減少時鐘偏斜等方法。從結果可以看出,合理設計和布置時鐘樹結構,不僅可以優化時序,還可以減少大量的布線資源,減少芯片面積。
參考文獻
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集成電路設計方案范文4
關鍵詞 能效監測；SOC；RN8316
中圖分類號：TM76 文獻標識碼：A 文章編號：1671-7597（2014）09-0015-03
能源作為世界發展和經濟增長最基本的驅動力，是人類賴以生存的基礎。但隨著人口的日益增加和能源的不斷消耗，能源匱乏問題日益突出。電力作為重要的能源形式，在終端能源消費中所占比重不斷增大，因此，建設更加安全、可靠、環保、經濟的電力系統，不僅能在很大程度上化解資源、環境和投資壓力，而且還將帶來巨大的節電效益、經濟效益、環境效益和社會效益[1-2]。國內外研究和實踐證明，通過實施需求側管理、用能服務及能效監測，可以優化終端用戶用電方式、緩解電力供需的矛盾和提高系統可靠性、減緩電網設施的投資壓力、提高耗能企業的能源利用水平、減少能源的消耗、提高能源利用率、緩解能源的供需矛盾[3]。
隨著微電子技術和設計制造技術的發展，集成電路設計從晶體管的集成發展到邏輯門的集成，現在又發展到IP（Intellectual Property）的集成，即片上系統SOC（System-On-Chip）[4-6]。與單功能芯片相比，SOC芯片具有集成度高、體積小、印制電路板（PCB）空間占用少、功耗低、抗電磁干擾能力強、可靠性高、成本低等優勢。同時，可以有效地降低電子、信息系統產品的開發成本，縮短開發周期，提高產品的競爭力[7]。
1 RN8316（SOC）簡介
圖1 RN8316系統框圖
RN8316是深圳銳能微公司提供的一款低功耗、高性能、寬電壓、高集成度、高精度的三相MCU芯片，產品系統框圖如圖1所示。該產品內嵌32位ARM Cortex-M0核，最高運行頻率可達29.4812MHz，最大支持224Kbytes FLASH存儲器、16Kbytes SRAM和16Kbytes EEPROM，內置單cycle乘法器（32bit*32bit）、CM0內嵌系統定時器、2個DMA控制器，支持外部中斷等多種喚醒方式，提供完善的集成開發軟硬件環境。該芯片支持高速GPIO，可與不同電壓外設器件連接，最大支持10位ADC，8*32位的LCD，支持芯片電源電壓及外部電壓檢測。通信接口最大支持6路UART，2個7816口，1路I2C和1路SPI。同時，RN8316還集成了RTC、看門狗和加密處理器。
2 硬件電路設計
電力能效監測終端主要由電源模塊、計量單元、存儲單元、載波模塊、通信模塊、直流模擬量采集等部分組成。系統的結構框圖如圖2所示。
圖2 電力能效監測終端設計框圖
2.1 電源模塊設計
為保證終端能夠穩定工作，并具有良好的電磁兼容特性，電源模塊采用三路電源供電，分別為主電源8 V、兩路12 V輔助電源，之間相互隔離。主電源VDD8V通過LDO降為VDD5V和VDD3.3V電源，主電源5 V為SOC、紅外、電能質量監測模塊供電，主電源3.3V給計量芯片供電。一路ZB12V輔助電源用于載波電路供電；另一路AUX12V輔助電源為遙信電路供電，同時通過LDO降為AUX5V，為RS485、直流模擬量電路供電。電源電路設計如圖3所示。
2.2 采樣計量單元
采樣計量單元是電力能效監測終端的重要單元，設計中采用銳能微公司的RN8302計量芯片來實現對電壓、電流、功率、功率因數、諧波等數據的計量，并輸出有功、無功脈沖。RN8302占用SOC一路SPI，同時SOC配置中斷、復位口從而能夠實現對計量芯片的控制和通信。RN8302管腳資源配置如圖4所示。
圖4 RN8302管腳資源配置
采樣電路中，考慮到生產成本和計量精度，電壓采樣采用電阻分壓采樣的方式，UA/UAN，UB/UBN，UC/UCN為采樣信號，而電流采樣采用電流互感器采樣的方式，IAP/IAN，IBP/IBN，ICP/ICN為采樣信號，電路圖分別如圖5和圖6所示，電壓采樣電路中的1K電阻和電流采樣電路中的5R電阻采用精度1%的精密電阻，電容用于去耦和濾波，以保障采樣精度。同時電壓采樣信號可用于電能質量的監測，擴展電力能效監測終端的功能配置。
圖5 電壓采樣電路
圖6 電流采樣電路
2.3 遙信電路
電力能效監測終端配置兩路遙信端口，使用光耦LVT-816同SOC進行隔離。遙信電路原理圖如圖7所示。
圖7 遙信電路
2.4 RS485電路
在實際工程運用中，由于受到工程人員操作能力，經驗等因素的影響，RS485的A、B端子常常接反，導致不能夠正常抄表。因此，在電力能效監測終端RS485電路的設計中，采用了無極性485芯片ECH485NE，A、B端子正反接都能夠正常通信。終端配置兩路RS485電路，分別用于抄表和維護，占用SOC兩路UART端口，485芯片用光耦同SOC進行隔離。RS485電路如圖8所示。
2.5 直流模擬量電路
直流模擬量電路主要針對非電氣量的采集，該能效終端采用瑞薩電子的RL78/G13系列單片機進行控制，SOC通過一路UART端口進行通信，并配置復位腳進行控制。直流模擬量電路通過光耦同主電路進行隔離，終端配置了兩路信號的采集，拓展了數據的采集范圍，實現了采集和能效監測的多樣化。直流模擬量采集電路圖如圖9所示。
2.6 載波電路
電力能效監測終端的載波用于同能效采集服務器進行通信，載波電路占用SOC一路UART端口用于收發數據，占用一路7816口實現載波的設置、復位、事件輸出等功能，并通過光耦同SOC進行隔離，接口標準符合最新國網三相電表規范，可方便插拔和替換多個廠家的載波模塊，提升了產品的兼容性。載波電路如圖10所示。
3 結束語
本文在智能用電及能效管理的基礎上，根據電力能效監測終端技術標準，采用SOC芯片RN8316，進行了硬件的設計。相對于傳統的基于獨立功能芯片的用電終端，基于SOC的電力能效監測終端在功耗，穩定性，可靠性等方面表現更加優異，并且體積小，所用元器件少，生產成本較低，具有良好的市場前景。
參考文獻
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作者簡介
集成電路設計方案范文5
關鍵詞：鍵盤； 觸摸按鍵； WTC6216； 消費電子產品
中圖分類號：TN71034 文獻標識碼：A 文章編號：1004373X(2012)10016003
隨著現代電子技術尤其是人機接口技術的不斷發展，觸摸式按鍵在電子產品和手持式儀器中得到越來越廣泛應用。相對傳統的機械式按鍵，觸摸式按鍵具有明顯的技術優勢，不但系統硬件結構簡單，生產成本低，而且在使用中不易磨損損壞，提高了按鍵的使用壽命。此外觸摸式按鍵還可以增加產品外觀設計的靈活性，提升產品的品質。本文提出了一種基于WTC6216ASI集成電路的觸摸式按鍵設計方案，具有較高的實用性。
1 電容式觸摸按鍵工作原理
觸摸式按鍵可分為電阻式觸摸按鍵和電容式觸摸按鍵。任何兩個導電的物體之間都存在著感應電容，一個按鍵即一個焊盤與大地也可構成一個感應電容［1］，在周圍環境不變化的情況下，該感應電容值是固定不變的微小值。當有人體手指靠近觸摸按鍵時，人體手指與大地構成的感應電容并聯焊盤與大地構成的感應電容，會使總感應電容值增加［2］。觸摸按鍵芯片在檢測到某個按鍵的感應電容值發生改變后，將輸出某個按鍵被按下的確定信號。
WTC6216ASI集成電路是為實現人體觸摸界面而設計的電容式觸摸感應芯片，最多能支持16個相互獨立的觸摸式按鍵。使用WTC6216ASI集成電路設計的觸摸式按鍵功耗小，元器件少，硬件電路結構簡單，其提供的對應輸出能與單片機直接接口。WTC6216ASI集成電路自身的設計涵蓋了EMI/EMC及高抗噪聲電路，抗干擾能力強，可以自動克服由于靜電放電、電磁干擾或污染物在鍵盤表面堆積所帶來的干擾。同時該電路具有環境溫度和環境濕度的自適應能力，能在各種惡劣環境下提供良好的精確性和操作的一致性，工作性能穩定。此外，WTC6216ASI集成電路還具有相鄰按鍵的抑制功能，可以防止相鄰按鍵之間因相互干擾而產生的誤動作，可使用在按鍵間距較小的密集型鍵盤（按鍵間距不小于2 mm）上，在日常生活的電子產品和手持式儀器設計中完全滿足技術上的要求。
WTC6216ASI使用高精度16位數字電容轉換器(CDC)檢測焊盤（電容傳感器）上感應電容值變化來識別人體手指的觸摸動作。數字電容轉換器將檢測數據輸入到內嵌的RISC處理器，RISC處理器通過可靠的高效算法對檢測數據進行處理。當RISC處理器判斷感應盤上有有效觸摸發生時，會在100 ms內發出相應的指示確定某個按鍵被按下，方便系統根據按鍵進行操作控制。WTC6216ASI發出的指示包含兩個部分：被按下按鍵的BCD編碼和按鍵被按下有效指示狀態。引腳data3～data0是輸出確定被按下按鍵的BCD編碼，引腳out_flag是輸出按鍵被按下有效指示狀態，其中“1”表示無有效按鍵被按下；“0”表示有按鍵被按下。引腳out_flag與引腳data3～data0的時序輸出關系如圖1所示。
圖1 按鍵輸出時序圖2 觸摸式按鍵的硬件設計
觸摸式按鍵的硬件電路由主控電路、按鍵背光電路和觸摸按鍵檢測電路等三個部分組成如圖2所示。
主控電路選用在系統可編程的STC89C52單片機，該單片機具有512 B的片內RAM數據存儲器，8 KB片內FLASH程序存儲器，完全能夠滿足系統程序運行和數據存儲的需要。此外該單片機寬電壓工作，抗干擾能力強，能在電源環境比較惡劣下穩定的工作。
圖2 帶背光觸摸按鍵硬件電路原理圖 該觸摸按鍵檢測電路支持檢測12個相互獨立的觸摸按鍵。由于WTC6216ASI芯片最大支持可使用16個相互獨立的傳感器通道，為保證WTC6216ASI能正常穩當的工作，空置不用的傳感器通道不能懸空，必須將它們并聯接在一起后用一個10 kΩ的上拉電阻與WTC6216ASI電源連接。觸摸按鍵的靈敏度由連接在引腳CSEL上的電容調節決定，而電容值的大小一般由鍵盤上的隔離介質厚薄決定，隔離介質越厚則電容值越大，一般取電容值在0.047～0.08 μF之間。同時為獲得測量效果最穩定，引腳CSEL上的電容最好使用溫度系數較小、精度5%的滌綸電容，并且在PCB布線時引腳CSEL上的電容要盡量靠近WTC6216ASI芯片。按鍵背光電路則用來指示系統在當前工作狀態下鍵盤的有效觸摸按鍵。
由于WTC6216ASI芯片傳感器通道測量的是電容的微小變化，因此對供電電路的穩定性有較高的要求。在設計供電電路時要求電源的紋波和噪聲要小，注意避免由電源串入強干擾。當觸摸式按鍵直接使用主機的5 V電源時，要在WTC6216ASI芯片使用的電源之前加電源濾波電路，如圖3所示。該電路抑制電源噪聲的能力較好，但連接較大的負載時容易產生自激，因此，此電源濾波電路除對WTC6216ASI芯片供電外最好不要接其他負載。
集成電路設計方案范文6
【關鍵詞】標準CMOS；工藝；肖特基二極管；集成；設計；實現
隨著射頻無線通信事業的發展和移動通訊技術的進步，射頻微波器件的性能與速度成為人們關注的重點，市場對其的需求也日益增多。目前，CMOS工藝是數字集成電路設計的主要工藝選擇，對于模擬與射頻集成電路來說，選擇的途徑有多種，例如Si雙極工藝、GaAs工藝、CMOS工藝等，在設計中，性能、價格是主要的參考依據。除此以外，工藝的成熟度及集成度也是重要的考慮范疇。
1.概述
對于射頻集成電路而言，產品的設計周期與上市時間的縮短都是依賴仿真精確預測電路性能的設計環境的功能。為了使設計環境體現出高效率，精確的器件模型與互聯模型是必須要具備的，在設計工具中非常重要，對于射頻與模擬技術，器件模型決定了仿真的精度。采用CMOS工藝，在射頻集成電路上的應用時間還補償，也使得在一些模型方面還不完善。對于射頻CMOS集成電路而言，對其影響最大的是寄生參數，在低頻環境下，由于對這些寄生參數的忽視，往往使電路的高頻性能受到影響。肖特基二極管具有自身獨特的優勢，例如快速開關速度和低正向壓降。由于這些優異的高頻性能，他們有被廣泛應用在開機檢測離子和微波網絡電路中。肖特基二極管通常制作的款式包括n型或p型半導體金屬材料，如砷GaAs和SiC。正向偏置的肖特基二極管的性能是由多數載流子器件，少數載流子主要是確定這些p型或n型二極管的屬性。為了改善高頻性能和集成電路的電源電壓減小到現代集成電路，集成的肖特基二極管是很重要的。但可以用于集成肖特基二極管的過程常常是沒有現成的，不能和CMOS電路單片集成。以往根據其設計，在標準CMOS工藝基礎上制造出肖特基二極管。在本文中，主要針對集成肖特基二極管的設計及實現進行描述，并且基于成本考慮，該標準CMOS工藝基礎上肖特基二極管生產工藝不需要任何修改。所測量的結果也符合要求，在SPICE仿真模型中得到驗證。
2.CMOS工藝技術
近幾十年，因為CMOS技術的發展，也使得在制造射頻集成電路時，采用CMOS技術得以實現。但是，因為CMOS制造工藝通常是以數字電路作為導向。面向數字電路設計的CMOS首先由芯片代工廠研發出來，注重功率耗散與時速。在數字CMOS工藝快速發展成熟以后，在其基礎上，通過修改制程與添加掩膜層實現信號的混合及模擬射頻CMOS工藝。傳統CMOS工藝包含BJTs、MOSFETs以及各種電阻，如擴散電阻、多晶硅電阻及N阱電阻。但是，對于CMOS工藝而言，還應該涵蓋各種高頻無源器件，例如變容二極管、MIM電容、高Q值電桿及變壓器等。同樣，作為肖特基二極管來說，也是CMOS工藝技術的重要環節。例如，需要額外高能離子注入形成深注入N阱降低程度耦合與噪聲系數。需要注意的是，盡管射頻CMOS工藝是基于數字CMOS工藝而來，但其不僅僅是添加幾層掩膜來實現高頻無源器件，對于器件的性能而言，射頻工藝與數字工藝的優化目標是不同的，在進行改進的時候，也有可能與傳統的CMOS工藝發生沖突。
3.肖特基二極管的工作原理
之所以金屬半導體能夠形成對壘，主要原因是由于不同的功函數引起的。將金屬的功函數定義為技術費米能級與真空能級間的能量差，表示一個起始能量與費米能級相等的電子由金屬內部移向真空中所需要的最小能量。該能量需要克服金屬晶格與被拉電子與其它電子間的作用，還有一個作用是用來克服金屬表面存在的偶極矩。因此，功函數的大小在一定程度上可以表述電子在金屬中被束縛的強度。和金屬類似，半導體的功函數也被定義為費米能級與真空能級間的能量差，因為半導體的費米能級通常處于禁帶中，禁帶中一般沒有電子，因此該功函數的定義就可以看做是將電子帶導帶或者價帶移向真空能級需要的平均能量。對于半導體來說，還有一個很重要的參數，就是電子親和能，表示板代替導帶底的電子向外逸出所需要的最小能量。
對于肖特基勢壘的形成而言，假設現有一塊n型半導體和一塊金屬，兩者具有相同的真空電子能級，假設半導體的功函數比金屬的功函數小，同時，假設半導體表面無表面態，那么其能帶到表面都是平直的。此時，兩者就形成一個統一的電子系統，因為金屬的費米能級比半導體的費米能級低，因此半導體中的電子就會流向金屬，這樣金屬表面就會帶負點，半導體帶正電。所帶電荷在數值上是等同的，因此對于整個系統來說，還是保持電中性，從而提高了半導體的電勢，降低了金屬的電勢。如果電勢發生變化，所有的電子能級及表面電子能級都會隨之變化，使之趨于平衡狀態，半導體和金屬的費米能級在同一水平上時，電子的凈流動不會出現。原來的費米能級的差異被二者之間的電勢差進行補償，半導體的費米能級下降。
4.肖特基二極管的設計和布局
這種設計是基于標準CMOS工藝下，通過MPW在0.35μm工藝中得到實現的。當金屬層直接沉積到低摻雜n型或p型半導體區域，形成一個肖特基二極管。當這兩種材料彼此接觸，由于電勢差的存在就會產生一個勢壘高度，電子必須克服的電流才能流入。低摻雜的半導體上的金屬的陽極和半導體動脈插管，通過歐姆接觸在陰極上。在我們的設計中只使用n型肖特基二極管?？绻澋腁l-Si肖特基二極管如圖1所示。
在該設計中，沒有出現P+有源區在n阱接觸下接觸材料是鋁面積（等于到dxd）。因此，金屬層將直接連接到低摻雜n阱區。其結果是形成了的Al-Si的肖特基二極管接觸。對于鑄造工藝中需要確定的參數，例如密度、功函數等，只能通過對該區域的肖特基二極管進行控制得以實現，進行二極管的I-V曲線或者其它參數的修改。
根據標準CMOS工藝基礎上的肖特基二極管的布局及設計。首先，為了降低肖特基二極管的串聯電阻，肖特基和歐姆接觸電極之間的距離按照設計規則被設置為最小允許的距離。其次，采用肖特基二極管布局的方法。交織式的布局為每一個串聯電阻提供了并聯連接的途徑，這是肖特基接觸的優勢所在。
5.所制作的二極管的測定結果
根據MPW，對肖特基二極管的不同部位通過三種交織方法進行標準CMOS工藝下的0.35μm制造，并對測得的結果進行了討論。
5.1 I-V的功能
基于對串聯電阻的考慮，肖特基二極管的IV功能可表示為：
通過擬合公式（3）和所測得的結果，我們可以得到實現SBD的方法，如表1的參數所示。
從表1中可以觀察到，隨著相互交織的樹木的增多，串聯電阻的阻值明顯的降低。
為實現SBD的測量，勢壘高度B的測量的統計結果如圖3所示。在所測的90個樣本中，SBD1、SBD2、SBD3各30個樣本，從而求得實現SBD的勢壘高度為0.44eV左右。
擊穿電壓是4.5V左右，在今后的工作中，在正常的SBD設計與生產中，擊穿電壓可以延長一些方法的使用，例如在自對準保護環境與SBD的制造過程中，
5.2 C-V的功能
其中，Nd為摻雜濃度的n-阱，Φn是費米能級之間的電位差和導帶邊緣相等于（EC-Ef）/q。
圖4顯示了測得的反向偏壓為SBD的C-V曲線。
5.3 S參數測量和SBD高頻建模
為了測量高頻率的S參數設計的設備，每個SBD被放置了有三個探頭焊盤。中間信號墊的大小是85μm×85μm和頂部/底部的的地面尺寸是85μm×135μm的。使用GSG探頭和網絡分析儀，我們可以得到S參數設計的SBD。但是，S參數的直接測量結果包括墊片、金屬線和覆蓋的寄生電容。對于設計的設備而言，盡管寄生參數是非常小的，但這些寄生參數是絕對不能被忽視的，在計算的時候應該將GSG探頭直接測量的S參數減去。在本文所研究的設計中，我們制作兩個虛擬的GSG信號墊作為測試裝置，假如兩個信號墊一個是偽GSG信號墊，一個是SBD信號墊，且兩個信號墊同等大小。除此以外的虛擬信號墊都是開放的，這也就是我們所說的開放式信號墊。S參數由啞墊進行測量。接著就可以得到信號墊和金屬線的寄生電阻和電容。將這些寄生參數減去，就能夠得到S參數的無寄生電阻和電容。將這種方法稱之為去嵌入技術。
使用測得的S參數可以抽象為高頻模擬SPICE模型。圖5顯示SBD仿真離子模型的實現。L1和L2顯示出的輸入和輸出串聯電感。Ci和Co表示陽極輸入輸出電容和陰極節點。C1具有相互交織的肖特基二極管的兩個端口之間的寄生電容。R1和R2為連接S參數下NWLL到地面下電阻的n-阱的模型。pn二極管反映的寄生蟲n阱p-次二極管。在我們的設計中，可以用得到的pn二極管的參數通過標準CMOS工藝0.35μm的SPICE模型。
如圖6所示，為S參數SBD1測量和模擬。表2給出了仿真離子模型的參數，頻率SBD1從50MHz到40GHz，該模型可以匹配到30GHz的測量結果。
6.結束語
隨著無線通訊具有的靈活性和高機動性的特點，其應用越來越廣泛，也順應了市場的需求。由于CMOS工藝在諸多的工藝中最為成熟、成本最低，卻功耗最小，因此得到廣泛的應用，隨著技術的不斷成熟，CMOS工藝基礎上的肖特基二極管設計及實現也成為現實。也是未來射頻集成電路發展的必然趨勢。通過MPW在標準CMOS工藝制造的肖特基勢壘二極管中的設計應用，可知鋁硅接觸的勢壘高度約0.44eV。通過I-V，C-V和S參數測量可以實現SBD。通過本文所示，SBD設計的優勢較為明顯，最為顯著的是設計成本較低，能夠被廣泛的應用與商業標準的CMOS工藝中。在以后的工作中，更多的重點將集中在標準CMOS工藝設計的SBD的反向擊穿電壓和頻率范圍擴展。
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