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集成電路設計范文1
一、完善課程設置
合理設置課程體系和課程內容，是提高人才培養水平的關鍵。2009年，黑龍江大學集成電路設計與集成系統專業制定了該專業的課程體系，經過這幾年教學工作的開展與施行，發現仍存在一些不足之處，于是在2014年黑龍江大學開展的教學計劃及人才培養方案的修訂工作中進行了再次的改進和完善。首先，在課程設置與課時安排上進行適當的調整。對于部分課程調整其所開設的學期及課時安排，不同課程中內容重疊的章節或相關性較大的部分可進行適當刪減或融合。如：在原來的課程設置中，“數字集成電路設計”課程與“CMOS模擬集成電路設計”課程分別設置在教學第六學期和第七學期。由于“數字集成電路設計”課程中是以門級電路設計為基礎，所以學生在未進行模擬集成電路課程的講授前，對于各種元器件的基本結構、特性、工作原理、基本參數、工藝和版圖等這些基礎知識都是一知半解，因此對門級電路的整體設計分析難以理解和掌握，會影響學生的學習熱情及教學效果；而若在“數字集成電路設計”課程中添加入相關知識，與“CMOS模擬集成電路設計”課程中本應有的器件、工藝和版圖的相關內容又會出現重疊。在調整后的課程設置中，先開設了“CMOS模擬集成電路設計”課程，將器件、工藝和版圖的基礎知識首先進行講授，令學生對于各器件在電路中所起的作用及特性能夠熟悉了解；在隨后“數字集成電路設計”課程的學習中，對于應用各器件進行電路構建時會更加得心應手，達到較好的教學效果，同時也避免了內容重復講授的問題。此外，這樣的課程設置安排，將有利于本科生在“大學生集成電路設計大賽”的參與和競爭，避免因學期課程的設置問題，導致學生還未深入地接觸學習相關的理論課程及實驗課程，從而出現理論知識儲備不足、實踐操作不熟練等種種情況，致使影響到參賽過程的發揮。調整課程安排后，本科生通過秋季學期中基礎理論知識的學習以及實踐操作能力的鍛煉，在參與春季大賽時能夠確保擁有足夠的理論知識和實踐經驗，具有較充足的參賽準備，通過團隊合作較好地完成大賽的各項環節，贏取良好賽果，為學校、學院及個人爭得榮譽，收獲寶貴的參賽經驗。其次，適當降低理論課難度，將教學重點放在掌握集成電路設計及分析方法上，而不是讓復雜煩瑣的公式推導削弱了學生的學習興趣，讓學生能夠較好地理解和掌握集成電路設計的方法和流程。第三，在選擇優秀國內外教材進行教學的同時，從科研前沿、新興產品及技術、行業需求等方面提取教學內容，激發學生的學習興趣，實時了解前沿動態，使學生能夠積極主動地學習。
二、變革教學理念與模式
CDIO（構思、設計、實施、運行）理念，是目前國內外各高校開始提出的新型教育理念，將工程創新教育結合課程教學模式，旨在緩解高校人才培養模式與企業人才需求的沖突。在實際教學過程中，結合黑龍江大學集成電路設計與集成系統專業的“數模混合集成電路設計”課程，基于“逐次逼近型模數轉換器（SARADC）”的課題項目開展教學內容，將各個獨立分散的模擬或數字電路模塊的設計進行有機串聯，使之成為具有連貫性的課題實踐內容。在教學周期內，以學生為主體、教師為引導的教學模式，令學生“做中學”，讓學生有目的地將理論切實應用于實踐中，完成“構思、設計、實踐和驗證”的整體流程，使學生系統地掌握集成電路全定制方案的具體實施方法及設計操作流程。同時，通過以小組為單位，進行團隊合作，在組內或組間的相互交流與學習中，相互促進提高，培養學生善于思考、發現問題及解決問題的能力，鍛煉學生團隊工作的能力及創新能力，并可以通過對新結構、新想法進行不同程度獎勵加分的形式以激發學生的積極性和創新力。此外，該門課程的考核形式也不同，不是通過以往的試卷筆試形式來確定學生得分，而是以畢業論文的撰寫要求，令每一組提供一份完整翔實的數據報告，鍛煉學生撰寫論文、數據整理的能力，為接下來學期中的畢業設計打下一定的基礎。而對于教師的要求，不僅要有扎實的理論基礎還應具備豐富的實踐經驗，因此青年教師要不斷提高專業能力和素質。可通過參加研討會、專業講座、企業實習、項目合作等途徑分享和學習實踐經驗，同時還應定期邀請校外專家或專業工程師進行集成電路方面的專業座談、學術交流、技術培訓等，進行教學及實踐的指導。
三、加強EDA實踐教學
首先，根據企業的技術需求，引進目前使用的主流EDA工具軟件，讓學生在就業前就可以熟練掌握應用，將工程實際和實驗教學緊密聯系，積累經驗的同時增加學生就業及繼續深造的機會，為今后競爭打下良好的基礎。2009—2015年，黑龍江大學先后引進數字集成電路設計平臺Xilinx和FPGA實驗箱、華大九天開發的全定制集成電路EDA設計工具Aether以及Synopsys公司的EDA設計工具等，最大可能地滿足在校本科生和研究生的學習和科研。而面對目前學生人數眾多但實驗教學資源相對不足的情況，如果可以借助黑龍江大學的校園網進行網絡集成電路設計平臺的搭建，實現遠程登錄，則在一定程度上可以滿足學生在課后進行自主學習的需要。其次，根據企業崗位的需求可合理安排EDA實踐教學內容，適當增加實踐課程的學時。如通過運算放大器、差分放大器、采樣電路、比較器電路、DAC、邏輯門電路、有限狀態機、分頻器、數顯鍵盤控制等各種類型電路模塊的設計和仿真分析，令學生掌握數字、模擬、數模混合集成電路的設計方法及流程，在了解企業對于數字、模擬、數?；旌霞呻娐吩O計以及版圖設計等崗位要求的基礎上，有針對性地進行模塊課程的學習與實踐操作的鍛煉，使學生對于相關的EDA實踐內容真正融會貫通，為今后就業做好充足的準備。第三，根據集成電路設計本科理論課程的教學內容，以各應用軟件為基礎，結合多媒體的教學方法，選取結合于理論課程內容的實例，制定和編寫相應內容的實驗課件及操作流程手冊，如黑龍江大學的“CMOS模擬集成電路設計”和“數字集成電路設計”課程，都已制定了比較詳盡的實踐手冊及實驗內容課件；通過網絡平臺，使學生能夠更加方便地分享教學資源并充分利用資源隨時隨地地學習。
四、搭建校企合作平臺
集成電路設計范文2
關鍵詞：集成電路設計；本科教學；改革探索
作者簡介：殷樹娟（1981-），女，江蘇宿遷人，北京信息科技大學物理與電子科學系，講師；齊臣杰（1958-），男，河南扶溝人，北京信息科技大學物理與電子科學系，教授。（北京 100192）
基金項目：本文系北京市教委科技發展計劃面上項目（項目編號：KM201110772018）、北京信息科技大學教改項目（項目編號：2010JG40）的研究成果。
中圖分類號：G642.0 文獻標識碼：A 文章編號：1007-0079（2012）04-0064-02
1958年，美國德州儀器公司展示了全球第一塊集成電路板，這標志著世界從此進入到了集成電路的時代。在近50年的時間里，集成電路已經廣泛應用于工業、軍事、通訊和遙控等各個領域。集成電路具有體積小、重量輕、壽命長和可靠性高等優點，同時成本也相對低廉，便于進行大規模生產。自改革開放以來，我國集成電路發展迅猛，21世紀第1個10年，我國集成電路產量的年均增長率超過25%，集成電路銷售額的年均增長率則達到23%。我國集成電路產業規模已經由2001年不足世界集成電路產業總規模的2%提高到2010年的近9%。我國成為過去10年世界集成電路產業發展最快的地區之一。伴隨著國內集成電路的發展，對集成電路設計相關人員的需求也日益增加，正是在這種壓力驅動下，政府從“十五”計劃開始大力發展我國的集成電路設計產業。
在20世紀末21世紀初，國內集成電路設計相關課程都是在研究生階段開設，本科階段很少涉及。不僅是因為其難度相對本科生較難接受，而且集成電路設計人員的需求在我國還未進入爆發期。我國的集成電路發展總體滯后國外先進國家的發展水平。進入21世紀后，我國的集成電路發展迅速，集成電路設計需求劇增。[1]為了適應社會發展的需要，同時也為更好地推進我國集成電路設計的發展，國家開始加大力度推廣集成電路設計相關課程的本科教學工作。經過十年多的發展，集成電路設計的本科教學取得了較大的成果，較好地推進了集成電路設計行業的發展，但凸顯出的問題也日益明顯。本文將以已有的集成電路設計本科教學經驗為基礎，結合對相關院校集成電路設計本科教學的調研，詳細分析集成電路設計的本科教學現狀，并以此為基礎探索集成電路設計本科教學的改革。
一、集成電路設計本科教學存在的主要問題
在政府的大力扶持下，自“十五”計劃開始，國內的集成電路設計本科教學開始走向正軌。從最初的少數幾個重點高校到后來眾多相關院校紛紛設置了集成電路設計本科專業并開設了相關的教學內容。近幾年本科學歷的集成電路設計人員數量逐漸增加，經歷本科教學后的本科生無論是選擇就業還是選擇繼續深造，都對國內集成電路設計人員緊缺的現狀起到了一定的緩解作用。但從企業和相關院校的反饋來看，目前國內集成電路設計方向的本科教學仍然存在很多問題，教學質量有待進一步提高，教學手段需做相應調整，教學內容應更多地適應現階段產業界發展需求。其主要存在以下幾方面問題。
首先，課程設置及課程內容不合理，導致學生學習熱情降低。現階段，對于集成電路設計，國內的多數院校在本科階段主要開設有如下課程：“固體物理”、“晶體管理”、“模擬集成電路設計”和“數字集成電路設計”（各校命名方式可能有所不同）等。固體物理和晶體管原理是方向基礎課程，理論性較強，公式推導較多，同時對學生的數學基礎要求比較高。一方面，復雜的理論分析和繁瑣的公式推導嚴重降低了本科生的學習興趣，尤其是對于很多總體水平相對較差的學生。而另外一方面，較強的數學基礎要求又進一步打擊學生的學習積極性。另外，還有一些高等院校在設置課程教學時間上也存在很多問題。例如：有些高等院校將“固體物理”課程和“半導體器件物理”課程放在同一個學期進行教學，對于學生來說，沒有固體物理的基礎就直接進入“晶體管原理”課程的學習會讓學生很長一段時間都難以進入狀態，將極大打擊學生的學習興趣，從而直接導致學生厭學甚至放棄相關方向的學習。而這兩門課是集成電路設計的專業基礎課，集成電路設計的重點課程“模擬集成電路設計”和“數字集成電路設計”課程的學習需要這兩門課的相關知識作為基礎，如果前面的基礎沒有打好，很難想象學生如何進行后續相關專業知識的的學習，從而直接導致學業的荒廢。
其次，學生實驗教學量較少，學生動手能力差。隨著IC產業的發展，集成電路設計技術中電子設計自動化（Electronic design automatic，EDA）無論是在工業界還是學術界都已經成為必備的基礎手段，一系列的設計方法學的研究成果在其中得以體現并在產品設計過程中發揮作用。因此，作為集成電路設計方向的本科生，無論是選擇就業還是選擇繼續深造，熟悉并掌握一些常用的集成電路設計EDA工具是必備的本領，也是促進工作和學習的重要方式。為了推進EDA工具的使用，很多EDA公司有專門的大學計劃，高校購買相關軟件的價格相對便宜得多。國家在推進IC產業發展方面也投入了大量的資金，現在也有很多高等院校已經具備購買相關集成電路設計軟件的條件，但學生的實際使用情況卻喜憂參半。有些高校在培養學生動手能力方面確實下足功夫，學生有公用機房可以自由上機，只要有興趣學生可以利用課余時間摸索各種EDA軟件的使用，這對他們以后的工作和學習奠定了很好的基礎。但仍然還有很多高校難以實現軟件使用的最大化，購買的軟件主要供學生實驗課上使用，平時學生很少使用，實驗課上學到的一點知識大都是教師填鴨式灌輸進去的，學生沒有經過自己的摸索，畢業后實驗課上學到的知識已經忘得差不多了，在后續的工作或學習中再用到相關工具時還得從頭再來學習。動手能力差在學生擇業時成為一個很大的不足。[2]
再者，理工分科紊亂，屬性不一致。集成電路設計方向從專業內容及專業性質上分應該屬于工科性質，但很多高校在專業劃分時卻將該專業劃歸理科專業。這就使得很多學生在就業時遇到問題。很多招聘單位一看是理科就片面認為是偏理論的內容，從而讓很多學生錯失了進一步就業的好機會。而這樣的結果直接導致后面報考該專業的學生越來越少，最后只能靠調劑維持正常教學。其實，很多高校即使是理科性質的集成電路設計方向學習的課程和內容，與工科性質的集成電路設計方向是基本一致的，只是定位屬性不一致，結果卻大相徑庭。
二、改革措施
鑒于目前國內集成電路設計方向的本科教學現狀，可以從以下幾個方面改進，從而更好地推進集成電路設計的本科教學。
1.增加實驗教學量
現階段的集成電路本科教學中實驗教學量太少，以“模擬集成電路設計”課程為例，多媒體教學量40個學時但實驗教學僅8個學時。相對于40個學時的理論學習內容，8個學時的實驗教學遠遠不能滿足學生學以致用或將理論融入實踐的需求。40個學時的理論課囊括了單級預算放大器、全差分運算放大器、多級級聯運算放大器、基準電壓源電流源電路、開關電路等多種電路結構，而8個學時的實驗課除去1至2學時的工具學習，留給學生電路設計的課時量太少。
在本科階段就教會學生使用各種常用EDA軟件，對于增加學生的就業及繼續深造機會是非常必要的。一方面，現在社會的競爭是非常激烈的，很少有單位愿意招收入職后還要花比較長的時間專門充電的新員工，能夠一入職就工作那是最好不過的。另一方面，實驗對于學生來說比純理論的學習更容易接受，而且實驗過程除了可以增加學生的動手操作能力，同樣會深化學生對已有理論知識的理解。因此，在實踐教學工作中，增加本科教學的實驗教學量可以有效促進教學和增進學生學習興趣。
2.降低理論課難度尤其是復雜的公式推導
“教師的任務是授之以漁，而不是授之以魚”，這句話對于集成電路設計專業老師來說恰如其分。對于相同的電路結構，任何一個電路參數的變化都可能會導致電路性能發生翻天覆地的變化。在國際國內，每年都會有數百個新電路結構專利產生，而這些電路的設計人員多是研究生或以上學歷人員，幾乎沒有一個新的電路結構是由本科生提出的。
對于本科生來說，他們只是剛剛涉足集成電路設計產業，學習的內容是最基礎的集成電路相關理論知識、電路結構及特點。在創新方面對他們沒有過多的要求，因此他們不需要非常深刻地理解電路的各種公式尤其是復雜的公式及公式推導，其學習重點應該是掌握基礎的電路結構、電路分析基本方法等，而不是糾結于電路各性能參數的推導。例如，對于集成電路設計專業的本科必修課程――“固體物理”和“晶體管原理”，冗長的公式及繁瑣的推導極大地削弱了學生的學習興趣，同時對于專業知識的理解也沒有太多的益處。[3]另外，從專業需要方面出發，對于集成電路設計者來說更多的是需要學生掌握各種半導體器件的基本工作原理及特性，而并非是具體的公式。因此，減少理論教學中繁瑣的公式推導，轉而側重于基本原理及特性的物理意義的介紹，對于學生來說更加容易接受，也有益于之后“模擬集成電路”、“數字集成電路”的教學。
3.增加就業相關基礎知識含量
從集成電路設計專業進入本科教學后的近十年間本科生就業情況看，集成電路設計專業的本科生畢業后直接從事集成電路設計方向相關工作的非常少，多數選擇繼續深造或改行另謀生路。這方面的原因除了因為本科生在基本知識儲備方面還不能達到集成電路設計人員的要求外，更主要的原因是隨著國家對集成電路的大力扶持，現在開設集成電路設計相關專業的高等院校越來越多，很多都是具有研究生辦學能力的高校，也就是說有更多的更高層次的集成電路設計人才在競爭相對原本就不是很多的集成電路設計崗位。
另外一方面，集成電路的版圖、集成電路的工藝以及集成電路的測試等方面也都是與集成電路設計相關的工作，而且這些崗位相對于集成電路設計崗位來說對電路設計知識的要求要低很多。而從事集成電路版圖、集成電路工藝或集成電路測試相關工作若干年的知識積累將極大地有利于其由相關崗位跳槽至集成電路設計的相關崗位。因此，從長期的發展目標考慮，集成電路設計專業本科畢業生從事版圖、工藝、測試相關方向的工作可能更有競爭力，也更為符合本科生知識儲備及長期發展的需求。這就對集成電路設計的本科教學內容提出了更多的要求。為了能更好地貼近學生就業，在集成電路設計的本科教學內容方面，教師應該更多地側重于基本的電路版圖知識、硅片工藝流程、芯片測試等相關內容的教學。
三、結論
集成電路產業是我國的新興戰略性產業，是國民經濟和社會信息化的重要基礎。大力推進集成電路產業的發展，必須強化集成電路設計在國內的本科教學質量和水平，而國內的集成電路設計本科教學還處在孕育發展的嶄新階段，它是適應現代IC產業發展及本科就業形勢的，但目前還存在很多問題亟待解決。本文從已有的教學經驗及調研情況做了一些分析，但這遠沒有涉及集成電路設計專業本科教學的方方面面。不過，可以預測，在國家大力扶持下，在相關教師及學生的共同努力下，我國的集成電路設計本科教學定會逐步走向成熟，更加完善。
參考文獻：
[1]王為慶.高職高?！禤rotel電路設計》教學改革思路探索[J].考試周刊,2011,(23).
集成電路設計范文3
關鍵詞：模擬 集成電路 設計 自動化綜合流程
中圖分類號：TN431 文獻標識碼：A 文章編號：1672-3791（2013）03（a）-0062-02
隨著超大規模集成電路設計技術及微電子技術的迅速發展，集成電路系統的規模越來越大。根據美國半導體工業協會（SIA）的預測，到2005年，微電子工藝將完全有能力生產工作頻率為3.S GHz，晶體管數目達1.4億的系統芯片。到2014年芯片將達到13.5 GHz的工作頻率和43億個晶體管的規模。集成電路在先后經歷了小規模、中規模、大規模、甚大規模等歷程之后，ASIC已向系統集成的方向發展，這類系統在單一芯片上集成了數字電路和模擬電路，其設計是一項非常復雜、繁重的工作，需要使用計算機輔助設計（CAD）工具以縮短設計時間，降低設計成本。
目前集成電路自動化設計的研究和開發工作主要集中在數字電路領域，產生了一些優秀的數字集成電路高級綜合系統，有相當成熟的電子設計自動化（EDA）軟件工具來完成高層次綜合到低層次版圖布局布線，出現了SYNOPSYS、CADENCE、MENTOR等國際上著名的EDA公司。相反，模擬集成電路自動化設計方法的研究遠沒有數字集成電路自動化設計技術成熟，模擬集成電路CAD發展還處于相當滯后的水平，而且離實用還比較遙遠。目前絕大部分的模擬集成電路是由模擬集成電路設計專家手工設計完成，即采用簡化的電路模型，使用仿真器對電路進行反復模擬和修正，并手工繪制其物理版圖。傳統手工設計方式效率極低，無法適應微電子工業的迅速發展。由于受數/?；旌霞哨厔莸耐苿?，模擬集成電路自動化設計方法的研究正逐漸興起，成為集成電路設計領域的一個重要課題。工業界急需有效的模擬集成電路和數模混合電路設計的CAD工具，落后的模擬集成電路自動化設計方法和模擬CAD工具的缺乏已成為制約未來集成電路工業發展的瓶頸。
1 模擬集成電路的設計特征
為了縮短設計時間，模擬電路的設計有人提出仿效數字集成電路標準單元庫的思想，建立一個模擬標準單元庫，但是最終是行不通的。模擬集成電路設計比數字集成電路設計要復雜的得多，模擬集成電路設計主要特征如下。
（1）性能及結構的抽象表述困難。數字集成電路只需處理僅有0和1邏輯變量，可以很方便地抽象出不同類型的邏輯單元，并可將這些單元用于不同層次的電路設計。數字集成電路設計可以劃分為六個層次：系統級、芯片級（算法級），RTL級、門級、電路級和版圖級，電路這種抽象極大地促進了數字集成電路的設計過程，而模擬集成電路很難做出這類抽象。模擬集成電路的性能及結構的抽象表述相對困難是目前模擬電路自動化工具發展相對緩慢，缺乏高層次綜合的一個重要原因。
（2）對干擾十分敏感。模擬信號處理過程中要求速度和精度的同時，模擬電路對器件的失配效應、信號的耦合效應、噪聲和版圖寄生干擾比數字集成電路要敏感得多。設計過程中必須充分考慮偏置條件、溫度、工藝漲落及寄生參數對電路特性能影響，否則這些因素的存在將降低模擬電路性能，甚至會改變電路功能。與數字集成電路的版圖設計不同，模擬集成電路的版圖設計將不僅是關心如何獲得最小的芯片面積，還必須精心設計匹配器件的對稱性、細心處理連線所產生的各種寄生效應。在系統集成芯片中，公共的電源線、芯片的襯底、數字部分的開關切換將會使電源信號出現毛刺并影響模擬電路的工作，同時通過襯底禍合作用波及到模擬部分，從而降低模擬電路性能指標。
（3）性能指標繁雜。描述模擬集成電路行為的性能指標非常多，以運算放大器為例，其性能指標包括功耗、低頻增益、擺率、帶寬、單位增益頻率、相位余度、輸入輸出阻抗、輸入輸出范圍、共模信號輸入范圍、建立時間、電源電壓抑制比、失調電壓、噪聲、諧波失真等數十項，而且很難給出其完整的性能指標。在給定的一組性能指標的條件下，通?？赡苡卸鄠€模擬電路符合性能要求，但對其每一項符合指標的電路而言，它們僅僅是在一定的范圍內對個別的指標而言是最佳的，沒有任何電路對所有指標在所有范圍內是最佳的。
（4）建模和仿真困難。盡管模擬集成電路設計已經有了巨大的發展，但是模擬集成電路的建模和仿真仍然存在難題，這迫使設計者利用經驗和直覺來分析仿真結果。模擬集成電路的設計必須充分考慮工藝水平，需要非常精確的器件模型。器件的建模和仿真過程是一個復雜的工作，只有電路知識廣博和實踐經驗豐富的專家才能勝任這一工作。目前的模擬系統驗證的主要工具是SPICE及基于SPICE的模擬器，缺乏具有高層次抽象能力的設計工具。模擬和數模混合信號電路與系統的建模和仿真是急需解決的問題，也是EDA研究的重點。VHDL-AMS已被IEEE定為標準語言，其去除了現有許多工具內建模型的限制，為模擬集成電路開拓了新的建模和仿真領域。
（5）拓撲結構層出不窮。邏輯門單元可以組成任何的數字電路，這些單元的功能單一，結構規范。模擬電路的則不是這樣，沒有規范的模擬單元可以重復使用。
2 模擬IC的自動化綜合流程
模擬集成電路自動綜合是指根據電路的性能指標，利用計算機實現從系統行為級描述到生成物理版圖的設計過程。在模擬集成電路自動綜合領域，從理論上講，從行為級、結構級、功能級直至完成版圖級的層次的設計思想是模擬集成電路的設計中展現出最好的前景。將由模擬集成電路自動化綜合過程分為兩個過程。
模擬集成電路的高層綜合、物理綜合。在高層綜合中又可分為結構綜合和電路級綜合。由系統的數學或算法行為描述到生成抽象電路拓撲結構過程稱為結構級綜合，將確定電路具體的拓撲結構和確定器件尺寸的參數優化過程稱為電路級綜合。而把器件尺寸優化后的電路圖映射成與工藝相關和設計規則正確的版圖過程稱為物理綜合。模擬集成電路自動化設計流程如圖1所示。
2.1 模擬集成電路高層綜合
與傳統手工設計模擬電路采用自下而上（Bottom-up）設計方法不同，模擬集成電路CAD平臺努力面向從行為級、結構級、功能級、電路級、器件級和版圖級的（Top-down）的設計方法。在模擬電路的高層綜合中，首先將用戶要求的電路功能、性能指標、工藝條件和版圖約束條件等用數學或算法行為級的語言描述。目前應用的SPICE、MAST、SpectreHDL或者不支持行為級建模，或者是專利語言，所建模型與模擬環境緊密結合，通用性差，沒有被廣泛接受。IEEE于1999年3月正式公布了工業標準的數/模硬件描述語言VHDL-AMS。VHDL-1076.1標準的出現為模擬電路和混合信號設計的高層綜合提供了基礎和可能。VHDL一AMS是VHDL語言的擴展，重點在模擬電路和混合信號的行為級描述，最終實現模擬信號和數模混合信號的結構級描述、仿真和綜合125，28]。為實現高層次的混合信號模擬，采用的辦法是對現有數字HDL的擴展或創立新的語言，除VHDL.AMS以外，其它幾種模擬及數/?；旌闲盘栍布枋稣Z言的標準還有MHDL和Verilog-AMS。
2.2 物理版圖綜合
高層綜合之后進入物理版圖綜合階段。物理綜合的任務是從具有器件尺寸的電路原理圖得到與工藝條件有關和設計規則正確的物理版圖。由于模擬電路的功能和性能指標強烈地依賴于電路中每一個元件參數，版圖寄生參數的存在將使元件參數偏離其設計值，從而影響電路的性能。需要考慮電路的二次效應對電路性能的影響，對版圖進行評估以保證寄生參數、器件失配效應和信號間的禍合效應對電路特性能影響在允許的范圍內?；趦灮奈锢戆鎴D綜合在系統實現時采用代價函數表示設計知識和各種約束條件，對制造成本和合格率進行評估，使用模擬退火法來獲取最佳的物理版圖。基于規則的物理版圖綜合系統將模擬電路設計專家的設計經驗抽象為一組規則，并用這些規則來指導版圖的布線布局。在集成電路物理綜合過程中，在保證電路性能的前提下，盡量降低芯片面積和功耗是必要的。同時應當在電路級綜合進行拓撲選擇和優化器件尺寸階段對電路中各器件之間的匹配關系應用明確的要求，以此在一定的拓撲約束條件下來指導模擬集成電路的版圖綜合。
模擬電路設計被認為是一項知識面廣，需多階段和重復多次設計，常常要求較長時間，而且設計要運用很多的技術。在模擬電路自動綜合設計中，從行為描述到最終的版圖過程中，還需要用專門的CAD工具從電路版圖的幾何描述中提取電路信息過程。除電路的固有器件外，提取還包括由版圖和芯片上互相連接所造成的寄生參數和電阻。附加的寄生成分將導致電路特性惡化，通常會帶來不期望的狀態轉變，導致工作頻率范圍的縮減和速度性能的降低。因此投片制造前必須經過電路性能驗證，即后模擬階段，以保證電路的設計符合用戶的性能要求。正式投片前還要進行測試和SPICE模擬，確定最終的設計是否滿足用戶期望的性能要求。高層綜合和物理綜合從不同角度闡述了模擬集成電路綜合的設計任務。電路的拓撲選擇和幾何尺寸可以看成電路的產生方面，物理版圖綜合得到模擬集成電路的電路版圖，可以認為電路的幾何設計方面。
參考文獻
集成電路設計范文4
01專項“最”符合重，大，專
在評估03專項中，我們印象最深刻的是：03專項碰到的最大瓶頸是終端(芯片)和軟件。華為、中興現在已經是國際知名企業，他們要想做大做強，一定要在軟件和服務上下功夫，而所有這些都跟01專項密切相關。01專項不僅是國家七大新興戰略性產業的基礎，是實現國家現代化的“螺絲釘”，而且她在當好這個“螺絲釘”時，還要打造自己的“螺絲釘”，做好IP(知識產權)模塊和平臺技術。集成電路設計不僅要熟悉自己的設計知識和電路實現的物理知識，還要深入了解電子整機系統的軟硬件知識和要求，并在自己的工作中，建立應用服務平臺。這些特點說明，01專項應對的是基礎的基礎，而當前我們在這方面又比較落后，處于國際競爭劣勢環境中。這就要求我們必須在市場經濟條件下，發揮社會主義的優勢，舉全國之力，攻克之，重大專項呼應了這個要求。
01專頂也是“最”有希望的
最重要的原因是：“時運”已到。最近聽說中央政策研究室寫了一個關于蘋果公司成為全球最大科技公司的簡報，國務院領導批給了科技部和教育部。我沒有看到這個簡報和批示，但可以體會到其中的涵義。
我們常講“彎道超車”。蘋果公司就是在lCT(信息和通信技術)產業由桌面互聯網向移動互聯網時代過渡中，實現了創新超越，使自己從上世紀九十年代瀕臨倒閉、需要微軟注資的困境中，一舉超越微軟成為全球科技品牌價值第一和全球股票市值第二(僅次于石油大王?？松梨?的耀眼明星。
這個時代對我們半導體界來說，有一個很大的挑戰。過去按摩爾理念，提高性能的辦法是通過縮小器件尺寸來實現的，而云計算則是通過擴大(而非縮小)計算機集群來提高體系的性能：與此相對應的是，過去通過提升集成度(增加功能)和頻率來提高器件或終端單位時間內的辦事效率，而云計算則是通過虛擬化提高體系的效率。這是兩種完全不同的理念。這樣一來，就出現了一個很值得重視的變化：過去，要求終端無比強大，不斷提高終端本地的應用效率，即做得更快、更強、更好；而現在，在大多數情況下，終端成了一個“好瀏覽器”，導致了終端模式的多樣化和智能化，并成為網絡服務的一個組成部分，主要用于信息的消費，而不是信息的生產。這也是我們信息板塊監督評估組的共識。
集成電路設計范文5
關鍵詞：工程需求；集成電路設計；實踐；驗證
中圖分類號：G647 文獻標志碼：A 文章編號：1674-9324（2013）44-0089-02
集成電路設計是學科交叉特性顯著的一個學科，且其發展日新月異，技術更新非?？?，而其主要的更新點體現在工藝水平、設計思想和設計手段上。例如，在設計SOC等大規模集成電路時，設計者首先要全方位地把握系統的主體框架，另外還要注重各個環節中的細節，有效利用EDA軟件來精確地實現設計并驗證其正確性。目前大多數高校開設的集成電路設計課程融入了多媒體教學，但多媒體教學多局限于PPT課件教學，雖然在教學內容上與過去的板書教學相比得到了很大的擴充，但從教學體系上說對于工程化設計流程的介紹缺乏連貫性、完整性，各個知識點的介紹相對來說較為孤立，學生對所學知識的理解無法融會貫通，對工程化設計的理解停留在概念的層面上。目前課程安排中普遍采用理論教學為主，存在實踐環節過少、實踐環節不成完備體系等問題。學生工程實踐能力不能得到有效提升，用人單位需要花大量的時間和人力對應屆學生進行培訓；學生容易產生挫折情緒，不能快速適應崗位需求。本教改通過對目前國內急需集成電路設計人才的現狀的思考，對集成電路設計課程的教學進行改革，實施以工程需求為導向，以工程界典型數字集成電路設計和驗證流程為主線的閉環式教學。在國家急需系統級集成電路設計實用型工程人才的指導思想下，在工科院校要培養能為社會所用工程人才的辦學宗旨下，以開發學生潛力、提高學生自主學習積極性為目的，結合用人單位的用人需求，我院集成電路設計課程嘗試閉環教育，即課程的章節設置參照工程界數字集成電路系統的典型設計流程，知識內容涵蓋從設計到流片生產甚至測試的每一個環節，而每一個重要環節都有工程實驗與之相對應，形成完備的閉環知識體系。本教改項目閉環教育可分為理論教育環節和實驗教育環節。
一、理論教育環節
閉環教育中的理論教育以工程界大型數字集成電路設計的典型流程為教學切入點，然后以該流程為主線介紹各個階段涉及的理論知識和可供使用的EDA軟件，每次進入下一設計階段的講解前，都會重新鏈接至流程圖，見圖1所示。反復出現的設計流程圖，一方面可以加深學生對設計流程的印象；另一方面針對當前內容在流程中出現的位置，突出當前設計階段與系統設計的整體關聯，加強學生對各個設計階段的設計目的、設計方法、EDA軟件中參數設定偏重點的理解。這種教育方法區別于傳統的單純的由點及面的教育方法，避免出現只見樹木不見森林的情況，能夠在注重細節的同時加強整體觀念。
二、實踐教育環節
實踐教育環節主要是指與理論教育相配套結合的系列實驗。針對每個設計階段都安排相應的較為全面的實驗，與該階段的理論知識形成閉環。而且，所有的實驗基本可按照從系統設計開始到流片、測試的完整設計流程串接起來。
圖1 大型數字集成電路設計的典型流程
實驗指導書撰寫了前端設計內容，在數字集成電路系統初期的系統分析、功能模塊劃分、具體硬件語言描述編譯階段，加入以硬件語言描述、編譯、仿真為偏重的上機實驗，目的是學習良好的系統全局觀，掌握過硬的代碼編寫能力，并將設計下載至FPGA中作為初步的硬件設計驗證手段；撰寫了后端設計內容，采用Cadence公司的自動布局布線器SE進行布局布線，介紹面向數字化集成電路的標準化單元概念及其相關工藝庫文件的作用，著重講授從網表到版圖的轉化過程以及需要注意的問題，如電源網絡的合理布局、時鐘網絡的時序匹配及平衡扇出等方面的考慮。利用版圖編輯器Virtuoso Layout進行版圖驗證，介紹標準單元版圖與定制版圖的區別、版圖設計與工藝制程的關系，重點在于使學生在對版圖建立感性認識的同時對IP保護有更深層次的理解。Verilog仿真器進行版圖后仿真實驗，強調版圖寄生參數對系統功能、時序的影響，后仿真時序文件反標的含義；明確后仿真對于保證設計正確性的意義；培養認真負責的驗證思想。
實踐教育環節大致分為前端設計階段、后端設計階段、測試階段。
1.前端設計階段。在數字集成電路系統初期的系統分析、功能模塊劃分、具體硬件語言描述編譯階段，加入以硬件語言描述、編譯、仿真為偏重的上機實驗，目的是學習良好的系統全局觀，掌握過硬的代碼編寫能力，并將設計下載至FPGA中作為初步的硬件設計驗證手段。
2.后端設計階段。針對數字集成電路的特點，安排面向MPW流片的實驗，介紹將電路轉化為高可靠性版圖的主要步驟。該實驗分三個階段：①采用Cadence公司的自動布局布線器SE進行布局布線，介紹面向數字化集成電路的標準化單元概念及其相關工藝庫文件的作用，著重講授從網表到版圖的轉化過程以及需要注意的問題，如電源網絡的合理布局、時鐘網絡的時序匹配及平衡扇出等方面的考慮；②版圖編輯器Virtuoso Layout進行版圖驗證，介紹標準單元版圖與定制版圖的區別、版圖設計與工藝制程的關系，重點在于使學生在對版圖建立感性認識的同時對IP保護有更深層次的理解；③Verilog仿真器進行版圖后仿真實驗，強調版圖寄生參數對系統功能和時序的影響、后仿真時序文件反標的含義，明確后仿真對于保證設計正確性的意義，培養認真負責的驗證思想。
集成電路設計范文6
關鍵詞：動態功耗 時鐘樹 clock gating技術
中圖分類號：TP752 文獻標識碼：A 文章編號：1007-9416（2015）09-0000-00
隨著半導體工業的發展和工藝的深入，VLSI（超大規模集成電路）設計正迅速地向著規模越來越大，工作頻率越來越高方向發展。顯而易見，規模的增大和頻率的提高勢必將產生更大芯片的功耗，這對芯片封裝，冷卻以及可靠性都將提出更高要求和挑戰，增加更多的成本來維護這些由功耗所引起的問題。而在便攜式設備領域，如智能手機、手提電腦等現在智能生活的必需品對芯片功耗的要求更為嚴格和迫切。
由于時鐘樹工作在高頻狀態，隨著芯片規模增大，時鐘樹規模也迅速增大，通過集成clock gating電路降低時鐘樹功耗是目前時序數字電路系統設計時節省功耗最有效的處理方法。
Clock gating的集成可以在RTL設計階段實現，也可以在綜合階段用工具進行自動插入。由于利用綜合工具在RTL轉換成門級網表時自動插入clock gating的方法簡單高效，對RTL無需進行改動，是目前廣為采用的clock gating 集成方法。
本文將詳細介紹clock gating的基本原理以及適用的各種clock gating策略，在實際設計中，應根據設計的特點來選擇合適的clock gating，從而實現面積和功耗的優化。
綜合工具在對design自動插入clock gating是需要滿足一定條件的：寄存器組（register bank）使用相同的clock信號以及相同的同步使能信號，這里所說的同步使能信號包括同步set/reset或者同步load enable等。圖1即為沒有應用clock gating技術的一組register bank門級電路，這組register bank有相同的CLK作為clock信號，EN作為同步使能信號，當EN為0時，register的輸出通過選擇器反饋給其輸入端保持數據有效，只有當EN為1時，register才會輸入新的DATA IN。可以看出，即使在EN為0時，register bank的數據處于保持狀態，但由于clk一直存在，clk tree上的buffer以及register一直在耗電，同時選擇電路也會產生功耗。
綜合工具如果使用clock gating 技術，那么對應的RTL綜合所得的門級網表電路將如圖2所示。圖中增加了由LATCH和AND所組成的clock gating cell，LATCH的LD輸入端為register bank的使能信號，LG端（即為LATCH的時鐘電平端）為CLK的反，LATCH的輸出ENL和CLK信號相與（ENCLK）作為register bank的時鐘信號。如果使能信號EN為高電平，當CLK為低時，LATCH將輸出EN的高電平，并在CLK為高時，鎖定高電平輸出，得到ENCLK，顯然ENCLK的toggle rate要低于CLK，register bank只在ENCLK的上升沿進行新的數據輸出，在其他時候保持原先的DATA OUT。
從電路結構進行對比，對于一組register bank（n個register cell）而言只需增加一個clock gating cell，可以減少n個二路選擇器，節省了面積和功耗。從時序分析而言，插入clock gating cell之后的register bank ENCLK的toggle rate明顯減少，同時LATCH cell的引入抑制了EN信號對register bank的干擾，防止誤觸發。所以從面積/功耗/噪聲干擾方面而言，clock gating技術都具有明顯優勢。
對于日益復雜的時序集成電路，可以根據design的結構特點，以前面所述的基本clock gating 技術為基礎實現多種復雜有效的clock gating 技術，包括模塊級別（module level）clock gating，增強型（enhanced）clock gating以及多級型和層次型clock gating技術。模塊級別的clock gating技術是在design中搜尋具備clock gating條件的各個模塊，當模塊有同步控制使能信號和共同CLK時，將這些模塊分別進行clock gating，而模塊內部的register bank仍可以再進行獨立的clock gating，也就是說模塊級別clock gating技術是可以和基本的register bank clock gating同時使用。如果register bank只有2bit的register，常規基本的clock gating技術是不適用的，增強型和多級型clock gating都是通過提取各組register bank的共同使能信號，而每組register bank有各自的使能信號來實現降低toggle rate。而層次型clock gating技術是在不同模塊間搜尋具備可以clock gating的register ，也即提取不同模塊之間的共同使能信號和相關的CLK。
圖1沒有clock gating的register bank實現電路 圖2 基于latch的clock gating 電路
綜上所述，clock gating技術在超大規模集成電路的運用可以明顯改善寄存器時鐘的toggle rate 和減少芯片面積，從而實現芯片功耗和成本的降低。實際設計過程中，需要根據芯片電路的結構特點來選擇，針對不同的電路結果選擇合適的clock gating技術會實現不同效果。
參考文獻
[1]L.Benini. P.Siegel， G.De Micheli “Automated synthesis of gated clocks for power reduction in Sequential circuits”， IEEE design and Test， winter 1994 pp.32-41.
[2]Power Compiler User Guide： Synopsys， Inc.， Y-2006.06， June 2006.
