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集成電路設計的流程步驟范文1
關鍵詞：集成電路設計企業；項目成本管理
一、前言
2016年以來，全球經濟增速持續放緩，傳統PC業務需求進一步萎縮，智能終端市場的需求逐步減弱。美國半導體行業協會數據顯示，同年1～6月全球半導體市場銷售規模依舊呈現下滑態勢，銷售額為1，574億美元，同比下降5.8%。國內，經過國家集成電路產業投資基金實施的《國家集成電路產業發展推進綱要》將近兩年的推動，適應集成電路產業發展的政策環境和投融資環境基本形成，我國的集成電路產業繼續保持高位趨穩、穩中有進的發展態勢。據中國半導體行業協會統計，2016年1～6月全行業實現銷售額為1，847.1億元，同比增長16.1%，其中，集成電路設計行業繼續保持較快增速，銷售額為685.5億元，同比增長24.6%，制造業銷售額為454.8億元，同比增長14.8%，封裝測試業銷售額為706.8億元，同比增長9.5%。國務院在2000年就開始下發文件鼓勵軟件和集成電路企業發展，從政策法規方面，鼓勵資金、人才等資源向集成電路企業傾斜；2010年和2012年更是聯合國家稅務總局下發文件對集成電路企業進行稅收優惠激勵。2013年國家發改委等五部門聯合下發發改高技［2013］234號文，凡是符合認定的集成電路設計企業均可以享受10%的所得稅優惠政策。近年來又通過各個部委、省、市和集成電路產業投資基金對國內的集成電路設計企業進行大幅度的、多項目的資金扶持，以期能縮短與發達國家的差距。因此，對于這樣一個高投入、高技術、高速發展的產業，國家又大力以項目扶持的產業，做好項目的成本管理非常必要。
二、項目成本管理流程
對項目的成本管理一般分為以下幾個環節：（一）項目成本預測。成本預測是指通過分析項目進展中的各個環節的信息和項目進展具體情況，并結合企業自身管理水平，通過一定的成本預測方法，對項目開展過程中所需要發生的成本費用及在項目進展過程中可能發生的合理趨勢和相關的成本費用作出科學合理的測算、分析和預測的過程。對項目的成本預測主要發生在項目立項申請階段，成本預測的全面準確對項目的進展具有重要作用，是開展項目成本管理的起點。（二）項目成本計劃。成本計劃是指在項目進展過程中對所需發生的成本費用進行計劃、分析，并提出降低成本費用的措施和具體的可行方案。通過對項目的成本計劃，可以把項目的成本費用進行分解，將成本費用具體落實到項目的各個環節和實施的具體步驟。成本計劃要在項目開展前就需要完成，并根據項目的進展情況，實施調節成本計劃，逐步完善。（三）項目成本控制。成本控制是指在項目開展過程中對項目所需耗用的各項成本費用按照項目的成本計劃進行適當的監督、控制和調節，及時預防、發現和調整項目進行過程中出現的成本費用偏差，把項目的各項成本費用控制在既定的項目成本計劃范圍內。成本控制是對整個項目全程的管控，需要具體到每個項目環節，根據成本計劃，把項目成本費用降到最低，并不斷改進成本計劃，以最低的費用支出完成整個項目，達到項目的既定成果。（四）項目成本核算。成本核算是指在項目開展過程中，整理各項項目的實際成本費用支出，并按照項目立項書的要求進行費用的分類歸集，然后與項目成本計劃中的各項計劃成本進行比對，找出差異的部分。項目的成本核算是進行項目成本分析和成本考核的基礎。（五）項目成本分析。成本分析是指在完成成本核算的基礎上，對整個完工項目進行各項具體的成本費用分析，并與項目成本計劃進行差異比對，找出影響成本費用波動的原因和影響因素。成本分析是通過全面分析項目的成本費用，研究成本波動的因素和規律，并根據分析探尋降低成本費用的方法和途徑，為新項目的成本管理提供有效的保證。（六）項目成本考核。成本考核是指在項目完成后，項目驗收考核小組根據項目立項書的要求對整個項目的成本費用及降低成本費用的實際指標與項目的成本計劃控制目標進行比對和差異考核，以此來綜合評定項目的進展情況和最終成果。
三、集成電路設計企業項目流程
集成電路設計企業是一個新型行業的研發設計企業，跟常規企業的工作流程有很大區別集成電路設計企業項目組在收到客戶的產品設計要求后，根據產品需求進行IC設計和繪圖，設計過程中需要選擇相應的晶圓材料，以便滿足設計需求。設計完成后需要把設計圖紙制造成光刻掩膜版作為芯片生產的母版，在IC生產環節，通過光刻掩膜版在晶圓上生產出所設計的芯片產品。生產完成后進入下一環節封裝，由專業的封裝企業對所生產的芯片進行封裝，然后測試相關芯片產品的參數和性能是否達到設計要求，初步測試完成后，把芯片產品返回集成電路設計企業，由設計企業按照相關標準進行出廠前的測試和檢驗，最后合格的芯片才是項目所要達到成果。對于集成電路設計企業來說，整個集成電路的設計和生產流程都需要全方位介入，每個環節都要跟蹤，以便設計的產品能符合要求，一旦一個環節出了問題，例如合格率下降、封裝不符合要求等，設計的芯片可能要全部報廢，無法返工處理，這將會對集成電路設計企業帶來很大損失。因此，對集成電路設計企業的項目成本管理尤為重要。
四、IC設計企業的項目成本管理
根據項目管理的基本流程，需要在IC項目的啟動初期，進行IC項目的成本預測，該成本預測需要兼顧到IC產品的每個生產環節，由于IC的生產環節無法返工處理，因此在成本預測時需要考慮失敗的情況，這將加大項目的成本費用。根據成本預測作出項目的成本計劃，由項目組按照項目成本計劃對項目的各個環節進行成本管控，一旦發現有超過預期的成本費用支出，需要及時調整成本計劃，并及時對超支的部分進行分析，降低成本費用的發生，使項目回歸到正常的軌道上來。成本控制需要考慮到IC的每個環節，從晶圓到制造、封裝、測試。項目成本核算是一個比較艱巨的工作。成本核算人員需要根據項目立項書的要求，對項目開展過程中發生的一切成本費用都需要進行分類歸集。由于IC產品的特殊性，產品從材料到生產、封裝、測試，最后回到集成電路設計企業都是在第三方廠商進行，每一個環節的成本費用無法及時掌握，IC產品又有其特殊性，每種產品在生產過程中，不僅依賴于設計圖紙，而且依賴于代工的工藝水平，每個批次的合格率并不盡相同，其成品率通常只有在該種產品的所有生產批次全部回到設計企業并通過質量的合格測試入庫后時才能準確得出。然而，設計企業的產品并不是一次性全部生產出來，一般需要若干個批次，因此在IC制造階段無法準確知道晶圓上芯片的準確數量，只能根據IC生產企業提供的IC產品數量進行預估核算，在后面的封裝和測試環節，依然無法準確獲得IC產品的準確數量。在IC產品完全封裝測試返回設計企業后，才能在專業的設備下進行IC產品數量的最終確定，然而項目核算需要核算每一個環節的成本。因此，核算人員需要根據IC產品的特點或者前期的IC產品進行數量的估算進行核算，待項目完成后再進行差異調整。在成本費用的分類和核算上，如果有國家撥款的項目，需要對項目所使用的固定資產進行固定資產的專項輔助核算，在專項核算中需要列明購買固定資產的名稱、型號、數量、生產廠商、合同號、發票號、憑證號等，登記好項目所用的固定資產臺賬，以便在項目完工后，項目驗收能如期順利通過。項目成本分析和項目成本考核是屬于項目管理完工階段需要做的工作，根據整個項目進展中發生的成本費用明細單，與成本計劃進行分類比對和分析，更好地對整個項目進行價值評定，找出差異所在，確定發生波動的原因，以便對項目的投資收益進行準確的判斷，確定項目和項目組人員的最終成果。
五、總結
項目成本管理是集成電路設計企業非常重要的一項經濟效益指標；而集成電路設計行業是一個技術發展、技術更新非常迅速的行業，IC設計企業要在這個競爭非常激烈的行業站住腳跟或者有更好的發展，就必須緊密把握市場變化趨勢，不斷地進行技術創新、改進技術或工藝，及時調整市場需求的產品設計方向，持續不斷地通過科學合理的成本控制方法，從技術上和成本上建立競爭優勢；同時，充分利用國家對于集成電路產業的優惠政策，特別是對集成電路設計企業的優惠政策，加大對重大項目和新興產業IC芯片應用的研發和投資力度；合理利用中國高等院校、科研院所在集成電路、電子信息領域的研究資源和技術，實現產學研相結合的發展思路，縮短項目的研發周期；通過各種途徑加強企業的項目成本控制，來提高中國IC設計企業整體競爭實力，縮短與國際廠商的差距。
主要參考文獻：
［1］中國半導體行業協會.cn.
［2］劉勝軍.精益化生產現代IE［M］.海天出版社，2006.
集成電路設計的流程步驟范文2
關鍵詞：版圖設計；九天EDA系統；D觸發器
Full-Custom Layout Design Based on the Platform
of Zeni EDA System
YANG Yi-zhong , XIE Guang-jun, Dai Cong-yin
（Dept. of Applied Physics, Hefei University of Technology, Hefei 230009, China）
Abstract: Layout of D flip-flop based on some basic units such as inverter has been designed by using platform of Zeni EDA software system produced by China Integrated Circuit Design Center, adopting 0.6um Si-gate CMOS process, following a full-custom IC design flow of back-end, i.e. the construction of basic cell libraries, placement & routing and then layout verification, which is used for data collection unit. Layout design technique about elementary logic gate of digital circuit has been discussed in detail. The layout has been used in an IC. The result shows that design using Zeni EDA software system satisfies design requirement exactly.
Key words: layout design; Zeni EDA system; D flip-flop
1引言
集成電路（Integrated Circuit，IC）把成千上萬的電子元件包括晶體管、電阻、電容甚至電感集成在一個微小的芯片上。集成電路版圖設計的合理與否、正確與否直接影響到集成電路產品的最終性能[1]。目前，集成電路版圖設計的EDA （ Electronic Design Automation）工具較多，但主流的集成電路版圖設計的EDA工具價格昂貴，而我國自主開發的九天EDA系統，具有很高的性價比，為我們提供了理想的集成電路設計工具。
2基本概念
2.1 版圖
版圖是將三維的立體結構轉換為二維平面上的幾何圖形的設計過程，是一組相互套合的圖形，各層版圖相應于不同的工藝步驟，每一層版圖用不同的圖案來表示。它包括了電路尺寸、各層拓撲定義等器件的相關物理信息，是設計者交付給代工廠的最終輸出。
2.2 版圖設計
它將電路設計中的每一個元器件包括晶體管、電阻、電容等以及它們之間的連線轉換成集成電路制造所需要的版圖信息。主要包括圖形劃分、版圖規劃、布局布線及壓縮等步驟[2]。版圖設計是實現集成電路制造的必不可少的環節，它不僅關系到集成電路的功能是否正確，而且會在一定程度上影響集成電路的性能、面積、成本與功耗及可靠性等[3]。版圖設計是集成電路從設計走向制造的橋梁。
2.3 集成電路版圖實現方法
集成電路版圖實現方法可以分為全定制（Full-Custom）設計和半定制（Semi-Custom）設計[4]。半定制設計方法包括門陣列設計方法、門海設計方法、標準單元設計方法、積木塊設計方法及可編程邏輯器件設計方法等。全定制設計方法是利用人機交互圖形系統，由版圖設計人員從每一個半導體器件的圖形、尺寸開始設計，直至整個版圖的布局和布線。全定制設計的特點是針對每一個元件進行電路參數和版圖參數的優化，可以得到最佳的性能以及最小的芯片尺寸，有利于提高集成度和降低生產成本。隨著設計自動化的不斷進步，全定制設計所占比例逐年下降[5]。
3九天EDA系統簡介
華大電子推廣的應用的九天EDA系統是我國自主研發的大規模集成電路設計EDA工具，與國際上主流EDA系統兼容，支持百萬門級的集成電路設計規模，可進行國際通用的標準數據格式轉換，它已經在商業化的集成電路設計公司以及東南大學等國內二十多所高校中得到了應用，特別是在模擬和高速集成電路的設計中發揮了作用，成功開發出了許多實用的集成電路芯片[6]。其主要包括下面幾個部分[7]：ZeniSE（ Schematic Editor）原理圖編輯工具，它可以進行EDIF格式轉換，支持第三方的Spice仿真嵌入； ） ZeniPDT （ Physical Design Tool）版圖編輯工具；它能提供多層次、多視窗、多單元的版圖編輯功能，同時能夠支持百萬門規模的版圖編輯操作；ZeniVERI （ Physical Design Verification Tools）版圖驗證工具它可以進行幾何設計規則檢查（DRC） 、電學規則檢查（ ERC） 及邏輯圖網表和版圖網表比較（LVS）等。
版圖設計用到的工具模塊是ZeniPDT，它具備層次化編輯和在線設計規則檢查能力，并提供標準數據寫出接口。其設計流程如圖1所示[8]，
4設計實例
任何一個CMOS數字電路系統都是由一些基本的邏輯單元（非門、與非門、或非門等）組成，而基本單元版圖的設計是基于晶體管級的電路圖設計的。因而在版圖設計中，主要涉及到如何設計掩膜版的形狀、如何排列晶體管、接觸孔的位置的安排以及信號引線的位置安排等。以下以一個用于數據采集的D觸發器為例進行設計。
4.1 D觸發器電路圖及工作原理
D觸發器電路圖，如圖2所示，此電路圖是通過九天EDA系統工具的ZSE模塊構建的，其基本工作原理是：首先設置CLB=1。當時鐘信號CLK=0時，DATA信號通過導通的TG1進入主寄存器單元，從寄存器由于TG4的導通而形成閉合環路，鎖存原來的信號，維持輸出信號不變。當CLK從0跳變到1時，主寄存器單元由于TG2的導通而形成閉合回路，鎖存住上半拍輸入的DATA信號，這個信號同時又通過TG3經一個與非門和一個反相器到達Q端輸出。當CLK再從1跳變到0時，D觸發器又進入輸入信號并鎖存原來的輸出狀態。對于記憶單元有時必須進行設置，電路中的CLB信號就擔當了觸發器置0 的任務。當CLB=0時，兩個與非門的輸出被強制置到1，不論時鐘處于0還是1，輸出端Q均被置為0。
4.2 D觸發器子單元版圖設計
圖2所示的D觸發器由五個反相器、兩個與非門、兩個傳輸門和兩個鐘控反相器組成。選擇適當的邏輯門單元版圖，用這些單元模塊構成D觸發器。
對于全定制的集成電路版圖設計，需要工作平臺，包括設計硬件、設計使用的EDA軟件以及版圖設計的工藝文件和規則文件。此D觸發器的設計硬件是一臺SUN Ultra10工作站，設計軟件是九天EDA系統，采用0.6um硅柵CMOS工藝。
CMOS反相器是數字電路中最基本單元，由一對互補的MOS管組成。上面為PMOS管（負載管），下面為NMOS管（驅動管）。由反相器電路的邏輯“非”功能可以擴展出“與非”、“或非”等基本邏輯電路，進而得到各種組合邏輯電路和時序邏輯電路。
在電路圖中，各器件端點之間所畫的線表示連線，可以用兩條線的簡單交叉來表示。但對于具體的物理版圖設計，必須關心不同連線層之間物理上的相互關系。在硅CMOS工藝中，不能把N型和 P型擴散區直接連接。因此，在物理結構上必須有一種實現簡單的漏極之間的連接方法。例如，在物理版圖中至少需要一條連線和兩個接觸孔。這條連線通常采用金屬線?？傻萌鐖D3（a）所示的反相器的局部的符號電路版圖。同理，可以通過金屬線和接觸孔制作MOS管源端連接到電源VDD和地VSS的簡單連線，如圖3（b）所示。電源線和地線通常采用金屬線，柵極連接可以用簡單的多晶硅條制作。圖3（c）給出了最后的符號電路版圖。
通過九天版圖設計工具繪制的反相器版圖如圖4所示。其他基本單元的版圖可依此建立。
4.3 D觸發器版圖設計
先建立一個名為DFF的庫，然后把建立的各個單元版圖保存在DFF庫中，同時在庫中建立名為dff的新單元。調用各子單元，并進行相應D觸發器的版圖布局，接著就是單元間的連線。主要用到的層是金屬1、金屬2和多晶硅進行連接布線。接觸孔是用來連接有源區和金屬1，通孔用來連接金屬1和金屬2，多晶硅和多晶硅以及相同層金屬之間可以直接連接。版圖設計完成后，再利用版圖驗證工具ZeniVERI對該版圖進行了版圖驗證。最后，經過驗證后D觸發器的版圖如圖5所示。
5結語
在分析CMOS 0.6um設計規則和工藝文件后，采用九天EDA系統，以D觸發器為例進行了版圖設計。實踐表明，九天EDA系統工具具有很好的界面和處理能力。該版圖已用于相關芯片的設計中，設計的D觸發器完全符合設計要求。
參考文獻
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集成電路設計的流程步驟范文3
【關鍵詞】IC設計 IC工藝流程 良率 精益化成本控制
精益思想是一種先進的管理思想，把它運用到IC設計項目成本管理當中，能夠有效的控制項目成本和產品研發的周期，因為精益思想的核心就是消除浪費，減少不必要的支出。運用精益思想對企業的整個項目流程進行控制，從產品的立項、市場調研、可行性分析、研發設計、生產等階段，實施嚴格產品成本控制，從而實現產品的全壽命周期成本控制。在精益設計成本控制中運用目標成本規劃法、價值工程、質量功能展開等方法，能夠有效的控制設計成本，同時把顧客的需求融合到產品的設計當中。在精益采購成本控制階段，企業可以通過規范采購制度和經濟批量訂貨等方法來降低采購成本。精益生產階段，企業可以運用敏捷制造和全面質量管理，及時發現生產過程中的浪費現象并與改正，消除浪費，降低成本。精益物流成本控制階段，企業可以采用價值流程分析對整個流程分析，尋求不必要的浪費?？傊嫠枷氲闹攸c就在減少浪費，提高顧客滿意度，從而達到降低成本，提高企業的綜合競爭力。
一、精益化成本控制的特點
（一）連續流動性
連續流動性是指價值流在供應鏈上連續不斷的進行，企業只在合適的時間，按合適的數量生產所需要的產品。對IC設計企業而言，它的上游產業是晶圓廠，下游企業是封裝測試廠，目前大部分的IC設計企業都是根據訂單來生產，同時合理備足為滿足市場不確定性需求的庫存，企業要實現理想的價值流動，就要將上、下游的各項作業從外部結構上改造成若干個包含幾項增值作業的自我管理生產單元，在這個生產單元內，設備和人力按照流程的順序來進行安排。如果不能實現這種連續的均衡生產，那么某些生產單元的生產進度就可能會落在后面，導致下游工序出現閑置時間，而另外一些時候，這些生產單元又可能停工待料。企業生產實現連續流動之后，便可縮短訂貨提前期，大幅度降低庫存，能盡早的發現并解決問題，使企業生產計劃有條不紊，持續不斷地進行。因此，在價值流管理中，首先應保證生產作業的連續流動性。
（二）價值鏈分析
實現精益生產管理，最基本的一條就是消滅浪費，而在企業的生產經營活動中，要消滅浪費，就必須判別企業生產中的兩個基本構成：增值和非增值活動。價值鏈管理就是通過繪制價值流程圖，進行價值流程圖分析來發現并消滅浪費、降低成本，贏取最高的邊際利潤。從IC設計、制造分工流程圖來看，主要包括：IC設計、晶圓生產及后段的封裝測試，在設計階段，企業必須按照項目的進度如期完成產品的開發；晶圓廠必須根據IC設計企業的集成電路布圖完成原材料的生產；而對于封裝測試企業必須在保持產品良率的前提下，及時完成產成品的交付；這些價值鏈流動的過程中，由于每個階段可能是在不同的地點完成，物流成本的控制是IC設計企業必須高度重視。
（三）研發、生產過程的標準化作業
從IC企業都是面向市場開發新產品，能后根據項目的進度和目前公司的狀況，合理安排資源，每個項目的進行必須通過產品定義、規劃、模擬仿真、布圖及后期的工程測試等，如果在這些過程中，能夠實行工作過程的標準化，將有力推動人力資源節約和按時按質完成項目。在實施標準化過程中，要遵循三個指導原則：一是與研發人員一起努力，共同確定效率最高的工作方法，并確保對此達成一致意見。二是利用標準化工作組合表來理解過程周期時間與生產節拍之間的關系。三是遵守生產節拍，這是標準化工作的一個關鍵計量指標，不要試圖通過對每個人的工作負荷做一些實質性的改變來適應生產節拍的變化，當生產節拍縮短時，應對各項工作進行合理化改進。必要時可增加人員，當生產節拍加長時，可給生產過程分配較少的雇員。實施標準化工作能夠最大限度的發揮人力和機器的效用，與此同時還能確保安全的工作條件。只要從價值流的這三個方面去理解和實施價值流活動，就能達到消滅浪費，降低成本，優化資源配置，提高運營管理水平的目的。
二、我國IC設計企業實行精益化成本控制的目的和意義
改革開放30多年來，隨著國外資金、技術和管理理念的不斷引進，我國企業的管理水平雖已有一定程度的提高，但仍未擺脫陳舊的管理模式與落后的管理手段。從整體水平來看，國內IC企業規模都不算大，但普遍都具有大量生產模式下的大企業病，即：機構臃腫、管理效率低下，企業計劃決策的速度慢，影響了企業的應變能力；企業內信息傳輸，溝通不及時、高庫存量，保證生產難以降低成本，員工的積極性和創造性得不到充分發揮。
應用精益管理模式在我國半導體行業具有更特別的意義：
第一，我國IC研發設計人均資源相對短缺，技術來源大部分是通過解剖獲得，缺乏創造性，生產效率低下，資源有效利用率低，因此以消滅“浪費”為理念的精益生產方式值得采納，以便實現資源優化和可持續發展目標；
第二，精益管理本身起源于東方的文化環境，肯有較強烈的集體主義觀念，比西方更重視個人主義更容易實施，比較適合IC企業依靠團隊的力量完成項目的現狀；
第三，針對目前我國管理水平較低的現狀，低起點必然會緊跟著一個高速發展階段，精益管理將直接給企業帶來新的活力和顯著的經濟效益。
三、精益化成本控制在IC設計企業的實施
（一）全面的成本成本控制――“零虧損”
合理控制庫存，庫存是企業的“萬惡之源”，它不僅占用企業的資金，增加資金成本，更重要的是由于有了庫存，生產線上即使出現了不合格產品，工人也可以從容返修，從而放松了對“零返修庫”的追求。遵循快速調整和小批量生產原則，從而保持了較低的存貨水平。
（二）優質的售后服務――“零投訴”
及時、有效的滿足顧客的需求，是企業的根本宗旨，也是企業生存的源泉；顧客對于產品的品質的訴愿，必須高度重視并及時反饋并指派FAE工程師上門解決；在這個過程中，除了要傾聽客戶對產品品質的意見，還有要不斷改良產品的工藝和服務質量難題，企業也應從客戶的訴愿中挖掘未滿足的市場需求。
（三）合理有效利用公司的各種資源――“零浪費”
任何不直接增加產品價值的費用都是浪費，所以要盡量減少管理費用。要消除任何無增值的動作、環節和步驟。同時，建立新型的供應商合作關系，企業應當將一個自己滿意的供應商看作是自己公司的一部分，從原材料晶圓，到后段的代工商的選擇，再到滿足客戶的市場需求，共同為提高產品質量和適時供貨而努力，不光光是通過價格手段，盤剝供應商或者客戶。
（四）研發項目、產品生產實行嚴格的工期管理――“零延時”
新項目開始研發前，市場部要與研發等部門，做好前期的市場調研和可信析分析，避免盲目開發新項目或開發的項目而產品沒市場；對于確定要開發的項目，要合理為項目配置資源，明確研發項目的每個步驟的工期要求，按時按質的如期完成項目，項目如果出現拖延就是成本的浪費；
（五）實行全面的質量管理――“零缺陷”
提高質量無需增加成本，因為從長期看，提高產品質量了產品市場占有率，從而相對降低了成本，即質量成本占銷售收入百分比不斷下降，使得企業競爭力不斷加強。通過提高質量、減少浪費才能贏得利潤，質量是利潤的源泉。錯誤是一種財富，因為只有出現瑕疵才能發現生產過程的不完美，才難使之逐漸完善而不再產生疵點，即犯錯誤是為了不犯錯誤。缺陷是可以避免的，“零缺陷”是促進企業不斷發現IC產品在設計和應用中的缺陷并加以改進的一種標準。
（六）實行全面的安全管理――“零事故”
安全生產是企業的社會責任，也是保證產品質量的有效手段，減少安全事故的發生，其實就是在為企業避免不必要的損失，節約成本；同時也是為企業樹立良好的品牌形象。
四、總結語
IC設計是個技術淘汰、技術更新非常迅速的行業，企業要在這個競爭非常激烈行業求得生存或者發展，必須緊密把握市場的變化趨勢，不斷的改進技術或工藝，持續不斷的通過精益化的成本控制手段，從技術上和成本上建立競爭優勢；同時充分利用國家對于集成電路產業的優惠政策，加大重大項目和新興產業IC芯片應用的研發和投資力度；合理利用中國高等院校的在集成電路、電子信息領域的研究資源，實現產學研相結合的發展思路，縮短項目的研發周期；通過各種途徑推行精益化的成本控制手段，來達到提高中國IC設計企業整體競爭實力，擴大市場份額。
以上是筆者對精益化成本控制在IC設計企業的應用的一些膚淺的認識，不當之處敬請讀者指正。
參考文獻
[1]劉勝軍.精益化生產現代IE[M].第一版海天出版社，2006：67.
集成電路設計的流程步驟范文4
關鍵詞： EDA； DSP； 全定制電路； 自動提?。?AutoExtra
中圖分類號： TN702.2?34 文獻標識碼： A 文章編號： 1004?373X（2016）01?0129?04
0 引 言
EDA（Electronics Design Automation，電子設計自動化）技術是集成電路設計方法中非常重要的組成部分，其影響并決定了所有高性能集成電路的相關設計方法。當前，依托具有自動布局、自動布線等功能的工具實現了ASIC的設計。在集成電路設計中EDA技術主要有兩方面的作用分別為：第一，使得集成電路的功能設計和功能驗證過程變快，主要指電路的格局安排、線路布置及形式審查；第二，完成專業人士很難實現的工作，比如說捕獲DSP電路中的寄生參數、進行時序級電路的功能邏輯分析和電路降噪處理等。整合現有的人力和物力資源，并實現電路設計的大規模和高復雜度是當今高性能DSP技術的主要需求，該需求的前提是要在有限的時間內，解決途徑之一就是借助EDA技術。
高性能DSP主要指那些具有強大的運算能力、高存儲性、外設豐富、加工工藝先進、結構體系新的電路。當前高性能DSP的主流結構是VLIW體系結構，該結構最早由TI公司于1996年推出，其指令發射窗口的寬度[1]一般為3～8。提高主流DSP性能的方法主要有兩個：一是靠電路技術的發展進步；二是靠現有電路設計方法的改進。EDA技術是改進電路設計方法中非常重要的因素，在降低設計成本的同時，可以提高設計質量和設計效率[2]。
EDA全定制電路功能模型提取技術是對電路設計進行改進的一種方法[3]。目前為止，國內外已經展開了眾多研究。對電路進行結構模式匹配、數字符號分析和體系結構定義是模型提取的三種重要方式。其中，模式匹配需要預先進行各種電路模式的定義，主要有：鎖存器定義、多米諾電路定義以及互補CMOS門的定義，以圖形匹配的方式進行DSP電路的識別。電路模式的預先定義是該方法的主要缺點，對于新開發的或研發的電路，需要不斷進行電路模式的增加或進行相關指導；由于晶體管級電路的匹配非常難，導致模式匹配的復雜性[4]。針對上述問題，Bryant發明了一種高效的算法，該算法能快速實現針對每個子模塊對應的布爾模型的建立，也能夠方便地采用數學方法獲取子模塊的邏輯功能電路，采用這種方式為MOS電路的符號分析技術奠定了堅實的數學基礎[5?6]。著名的IBM公司采用基于EDA開發的Verity和GateMaker工具分別進行電路的功能驗證和測試報告生成[7]。在高性能全定制DSP中最早進行模型提取技術應用的是Verity。該方法的缺點是對時序邏輯不支持，只能對基于路徑的靜態CMOS門、信號傳輸門和簡單的動態電路進行策略提取。Yang等在FROSTY的研究中結合了結構分析和模式匹配兩種方法，對復雜的時序邏輯的識別采用模式匹配的方法。
1 時序電路功能模型提取流程
時序電路的功能模型提取流程，如圖1所示。
（1） 首先進行SPICE格式網表的輸入；其次，對電路進行網表讀取并進行展平。依據晶體管溝道的連通性特征，將整個電路進行CCC劃分。CCC代表了一個最大的集合，該集合表示了相應電路內部通過溝道相連的晶體管的最大數量。圖2為電路中晶體管進行CCC劃分的展示，從該圖可以明顯看出，三個晶體管被劃分到兩個CCC中。若CCC內部無任何傳輸通道，則該CCC就稱之為一個CMOS門；若CCC中包含傳輸通道，則傳輸門和相應的邏輯驅動電路就包含其中。
（2） CCC排序的實現。CCC劃分完畢之后，按照電路中信息的流向，從輸入到輸出實現CCC的排序。在CCC的排序算法中，若有幾個CCC是相鄰的，并且他們能夠構成一個閉環，則該閉環上的所有晶體管將被1個大的CCC所包含，這些CCC將合并為一個以便于進行環路分析。高性能DSP中，時序電路和動態電路的分析離不開時鐘的分析。電路中，時鐘數的提取是在CCC的劃分和排序之后。遍歷算法是其所采用的提取算法，遍歷的方式是：以時鐘數的輸入節點為出發節點，進行整個時鐘數的遍歷。通過CCC的劃分和排序，還可以對門控時鐘實現復雜的處理，并進行脈沖電路的產生[8]。
在進行EDA全定制電路的時序分析中，要求最終的電路模型能夠保持原有的電路模型，并且其在每個晶體管電路中的作用要確切。通過功能模型的提取，最終輸出的是一個RTL級的Verilog文件。
2 時序電路功能模型提取算法
針對偽靜態鎖存器和主從D觸發器兩種結構的時序電路進行了時序電路功能模型提取算法的研究與設計。偽靜態鎖存器是由相應的驅動電路和對應的環路組成。兩個偽靜態鎖存器組成一個主從D觸發器。上述的偽靜態鎖存器和主從D觸發器再加上由他們擴展得到的其他電路類型，是當前EDA設計中研究最廣泛的時序器件。時序器件中，電路結構分析和模型建立是進行偽靜態鎖存器提取算法的兩個組成部分。鎖存器的分析算法設計如下：
Step1：尋找一個由節點[N1，N2，…，Nm]和門[G1，G2，…，Gm]構成的閉環。在該閉環上進行多路選擇器[Gi]的搜索。找到之后，以該[Gi]的分支作為閉環的新驅動，該分支不在原閉環上；若找不到這樣的分支，則需要尋找相應的三態門或傳輸門作為閉環的新驅動，要求三態門或傳輸門在環外。
Step2：審查閉環及其相應的驅動電路并判斷能否構成相應的鎖存器。
Step3：對于第[i]個節點[Ni]被看作是輸出節點的兩個條件是：被作為驅動信號的輸出；不在閉環上的門驅動。
Step4：[Gi]被稱為閉環上的互補CMOS門。[Ii，k]是其不在閉環上的輸入值。如果輸入[Ii，k=0，]則[Gi]的輸出肯定是1，那么[Ii，k]被稱作復位信號并且[Ci，k=0]；若[Ii，k=1]，則[Gi]的輸出肯定是0，則[Ii，k]被稱作復位信號并且[Ci，k=1]。
Step5：判斷每一個位于環上的傳輸門和三態門其控制信號是不是時鐘，若是時鐘信息，則傳輸門的導通和三態門驅動的導通是相互排斥的。
Step6：鎖存器模型的建立。通過觸發器結構分析，為每個輸出節點[Ni]建立鎖存器模型。
通過上述算法步驟可知：首先要找到一個閉環；然后分析該閉環及其驅動，并判斷其是否能夠組成鎖存器，若能，則將輸出節點和復位信號全部列出。一個閉環構成鎖存器的前提有兩個：一是該環路是正反饋的，即沿著一定的方向遍歷完所有的節點后，極性保持不變；二是閉環的驅動不是傳輸門就是三態門。以上算法中，傳輸門和三態門的導通必須有時鐘進行控制。上述算法規定的CMOS門的類型需要從NAND和NOR中選擇。算法中不同的輸入節點有不同的復位信號，近似值[Ci，x]的得出是通過對算法進行結構分析獲得的。帶掃描功能的鎖存器目前的算法并不支持，而且現在閉環上的傳輸門或三態門有且只有一個，導致只能對該算法做進一步改進。
功能模型可以通過以上算法進行確立。每一個鎖存器可能有多個輸出節點，每一個輸出節點都可以建立對應的模型。RTL級的Verilog描述被認為是鎖存器模型的輸出。在鎖存器模型中一般包括以下內容：敏感信號表、異步和同步復位語句、賦值邏輯信息。其中，復位信號、時鐘信號、數字信號包含在敏感信號表中。輸出節點的位置決定了復位信號的不同，而且要對每一個復位信息的類型進行分析。具體分析過程為：首先，在模型建立之前，判斷對應輸出節點[Ni]的復位信號[Ij，k]是同步還是異步的，并區分其高低有效性。根據如下步驟進行輸出節點[Ni]的復位信號[Ij，k]的類型分析：
（l） 首先判定同步、異步復位信號。若節點[Nj]與[Ni]間傳輸門或者三態門，且被時鐘控制，那么復位信號[Ij，k]是同步的；否則，是異步的。
（2） 節點距離[distance（Nj，Ni）]的定義。CMOS門和三態門總數的奇偶性與節點[Nj]和[Ni]間是否互補有關，多互補，則為奇數，并且[distance（Nj，Ni）=1；]否則，[distance（Nj，Ni）=0]。復位信號[Ij，k]有效時，輸出節點的值是[distance（Nj，Ni）XNOR Cj，k]。
上述分析中，兩個鎖存器是分開的。他們是否構成主從D觸發器的前提是他們前后相連，在相連情況下，還需要進一步確認。主要看兩個鎖存器的導通時間是否重疊。分析認為，構成主從D觸發器的要求是：兩個鎖存器的時鐘周期相同，有效脈沖不重疊。假設重疊，那么其重疊時間應該小于用戶設定的閾值。
3 設計實現
采用C++編程語言，在GNU/Linux下設計與開發了晶體管級電路功能模型提取工具AutoExtra。2013年7月完成該工具的主要設計工作，經過測試又修正了存在的Bug。目前，該系統運行較平穩。設計的鎖存器電路圖如圖3所示。
輸入網表的詞法和語法分析器采用的是Flex和Bison設計的[9]，其輸入網表的格式兼容Hspiee。各種邏輯操作是通過采用BDD函數包Buddy實現的[10]。CCC維護局部BDD索引表的目的是為了避免BDD節點的過度膨脹。全局BDD索引表的使用前提是在索引表的回溯操作下，并且在時序電路功能模型提取算法中要將功能邏輯表示為最小項的和。通過調用espresso進行最小項和的化簡。為了提高程序運行的高效性，對于經常使用的數據結構的分配和回收是通過設計存儲管理器實現的。
AutoExtra不僅支持上文所提到的兩種電路類型，而且還支持N?C2MOS。在N?C2MOS中，LSDL邏輯可以看做由動態門和N?C2MOS鎖存器組成。本文設計并實現的AutoExtra還具有時鐘數的自動提取和分析功能。
4 仿真實驗
采用上文設計與實現的AutoExtra工具進行高性能FHGY?DSP數據通路中的6個EDA全定制模塊的模型提取。參數設置及對應的實驗結果如表1所示。采用Linux操作系統，處理器為Intel 1.7 GHz雙核處理器，2 GB DDR3內存，160 GB硬盤。
表1中對電路進行仿真實驗，將數據通路設計中的所有電路類型包含在其中。其中，16位的乘法器和寄存器文件中擁有很多的觸發器和寄存器，并且復雜的管線電路應用于16位乘法器的積壓縮陣列中。輸出網表的模擬是通過verilog模擬器實現的，對輸出網表的準確性進行了驗證，并進行了仿真實驗對比，對比結果表明了時序電路功能模型提取算法的正確性。
時序電路功能模型的提取涵蓋了CCC劃分、CCC合并及模型輸出的所有工作，本文的算法也主要集中于該點。功能模型的提取時間主要取決于各個電路中晶體管的總數及分類。從表1可知，提取時間的遞增順序為：靜態加法器、動態加法器、移位器、乘法器、寄存器。由于寄存器電路擁有的晶體管數目最多，且80%～90%的晶體管均位于多路選擇開關、鎖存器以及觸發器中，因此，其提取時間最長。通過表1的實驗結果可知，對于含有6.0萬個晶體管的寄存器文件，其針對功能模型提取算法的耗時接近4 min，是其他4種電路所花費時間的數倍乃至幾十倍，其他電路所花費的時間均在半分鐘以內。假設再改進網表讀取與展平方法，所有電路的運行時間還會降低不少。
5 結 論
本文給出了EDA全定制電路功能模型自動提取的流程和相關提取算法，并通過該算法設計與實現了AutoExtra功能模型提取工具。仿真實驗結果表明了EDA工具AutoExtra的高效性，能滿足模塊級全定制設計高性能DSP電路的功能驗證要求。研究中還發現電路的提取時間與網表的讀取與展平的實現方法有關，若改進相關方法，模型提取的時間將更快，設計的DSP電路的性能將更高。
參考文獻
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集成電路設計的流程步驟范文5
關鍵詞：IP軟核；微控制器
引言
隨著集成電路設計的不斷發展，集成電路的規模越來越大，設計難度日趨復雜，傳統的設計方法已越來越不能適應集成電路設計發展的需要。基于IP復用的數字IC設計方法是有效提高IC設計產能的關鍵技術，有助于快速實現工藝先進、功能強大的產品。
微控制器MCU是嵌入式系統的核心，8位MCUIP核具有很高的通用性和靈活性，廣泛地應用于工業控制、機械設備、家用電器以及汽車電子等各個領域。本文介紹的是基于RISC體系結構的8位高速MCUIP軟核的設計與實現，采用Verilog HDL自上而下地描述了MCU IP軟核的硬件結構，并驗證了設計的可行性和正確性。在實際硬件電路中，該IP核的運行頻率達到75MHz，可應用于高速控制領域。
系統結構設計
本設計的總線采用了哈佛結構，14位指令字長，8位數據字長，指令集與PIC16F676兼容。它具有35條指令，在連續工作的情況下，除了程序跳轉指令要用2個指令周期外，其它的所有指令都可以在1個指令周期內完成。由于哈佛結構總線具有獨立的指令總線和數據總線，可同時從程序存儲器和數據存儲器中分別讀取數據，大大提高了MCU內部執行的并行性，簡化了控制電路的設計。與更深級流水線相比，簡單的指令周期避免了深度流水線增加電路結構復雜性和芯片面積。
該微處理器在結構上可以劃分為四個子系統，分別為控制單元、數據通道、存儲單元、I／O單元。其中數據通道包含ALU和一個W工作寄存器。片內程序存儲器ROM的容量是8k×14位；數據存儲器由包括專用寄存器在內的256個可尋址的8位寄存器組成，通過數據總線與算術邏輯單元ALU相連，系統可以對數據存儲器用直接或間接尋址方式進行訪問。I／O單元提供了系統內部的數據總線與外界總線的連接接口，實現數據的輸入／輸出。控制單元則會根據指令產生相應的指示信號控制系統的協調運行。系統結構如圖1所示。
MCU IP核的時序設計
時鐘網絡的時序設計
本設計的時序設計部分采用內部包含4個節拍時鐘的結構，時鐘網絡模塊在復位結束后會利用兩級嵌套的D觸發器將外部時鐘(CLK)分頻產生4個非重疊正交的節拍時鐘信號q1、q2、q3、q4，一個指令周期分為4個狀態。節拍時鐘會與譯碼電路產生的控制信號配合，在不同時鐘節拍選通不同的電路操作，進而協調整個系統的運行。
二級流水線時序設計
本設計所采用的二級流水線劃分為取指和執行兩級。系統運行時，會在前一指令周期的q4節拍從ROM中取出下一條待執行的指令并鎖存在指令寄存器中，在下一指令周期的q1節拍從指令寄存器中取出指令，同時程序計數器(PC)加1，q2到q4對所取指令進行譯碼和執行。因此，一條指令的完整執行過程大概分為取指令、指令鎖存、指令譯碼、取操作數、執行、回寫、PC+1等7個步驟。從時序上看，指令取指周期與執行周期是并行執行的，即在取指的同時，上一條指令正在進入執行周期。
程序跳轉指令與其它單周期指令一樣進入流水線，在執行程序跳轉指令時，屏蔽下一條指令進入指令譯碼單元，用空操作指令NOP代替。這樣，控制邏輯不需要做太大修改就能滿足流水線的執行。二級指令流水線操作過程如圖2所示。
MGU IP核的內部電路實現
指令寄存器
指令寄存器(IR)是為了實現兩級指令流水線而設計的。如果沒有指令寄存器，那么取指和執行就分別需要占用一個指令周期。但如果利用IR，在上條指令執行的同時把下一條指令從程序存儲器ROM中取出來寄存在IR中，這樣在每個指令周期內同時有指令的取出和執行，等效來看，一條指令只需要一個指令周期就可以執行完畢，從而提高了效率。
指令寄存器IR的另外一個功能是當執行分支指令的時候產生空操作，這是采用指令流水線結構所必需的。例如在執行程序跳轉指令GOTO的時候，由于GOTO指令會改變程序計數器PC的值，跳轉到另外的地址，那么在執行GOTO指令時取得的緊接GOTO的下一條指令就不是要執行的下一條指令，這個已經取得的指令就必須被屏蔽。具體的操作是在執行GOTO指令的時候，指令譯碼單元產生清零信號使得指令寄存器內部14位寄存單元被清零，那么下一指令周期的輸出就變為NOP指令。在執行該空操作的同時把GOTO指令跳轉后指向地址對應的指令取出來，在下個指令周期執行。
指令譯碼單元
指令譯碼單元在每個時鐘周期的q1節拍接收來自IR的14位執行指令，并對指令進行譯碼工作，給出其它各單元的操作控制信號，包括算術邏輯單元(ALU)的運算控制信號、RAM的讀寫控制、總線控制器的選擇信號、PC尋址等。
算術邏輯單元
算術邏輯單元(ALU)是微控制器運算電路的核心部分，主要功能是按照指令譯碼器輸出的控制信號，實現算術運算、邏輯運算、循環移位等操作。ALU的字寬是8位，在ALU中做運算的2個操作數分別來自W寄存器和數據總線，最后運算的結果由指令譯碼后的控制信號決定是存放在W寄存器中，還是通用寄存器RAM中。本文通過將加、減操作復用到一個8位超前進位加法器，大大縮短了ALU算術運算的時間，進而提高了整個系統的運行速度。
程序計數器和堆棧
13位的PC對8k×14bit的ROM進行尋址，八級堆棧存儲的是ROM的地址，即在主程序中調用的子程序最多允許嵌套8次。當系統復位后PC從0000h地址開始執行，然后在每個指令周期q1節拍，PC自動加1。當執行GOTO指令時，就從指令中獲取地址來改變PC的值，然后PC再在此基礎上自動加1，順序執行指令。當執行調用子程序指令CALL指令時，把取指的地址送到堆棧保護起來，然后PC裝載子程序入口的地址，接著順序執行子程序指令直到子程序執行完，程序返回時把堆棧中的地址裝載到PC，PC繼續自動加1順序執行指令。
在每個時鐘周期，PC會檢測是否有來自中斷處理單元的中斷請求信號發生，一旦有中斷響應，PC就會進人中斷處理模式，把中斷現場的地址送入堆棧保護起來，并在下一指令周期PC指向中斷向量地址 0004h，這是中斷服務程序的入口地址，系統執行中斷服務程序直到中斷返回，再把保護在堆棧的中斷現場地址加載到PC中，然后又順序執行指令。
定時器／計數器
TIMER0為8位可讀寫的定時器／計數器單元，其內部有一個分頻器，可以通過寄存器配置選擇定時或計數工作方式，以及分頻器的分頻比，分頻比最高可達1：128。當TIMER0從FFh到00h計數溢出時，將產生TIMER0中斷。
中斷處理單元
中斷處理單元會響應各個中斷源的中斷，并向系統的控制電路發出總中斷請求信號。該單元設置有8位中斷控制寄存器和外設中斷寄存器，使用標志位來記錄各種中斷請求。中斷控制寄存器還包括各中斷的使能控制位以及全局中斷使能位。全局中斷使能位將使能(置1時)所有未被屏蔽的中斷，或禁止(清零時)所有中斷。一旦進入中斷服務程序，可通過查詢中斷標志位確定中斷源。
雙向I／O
PORTA和PORTC為2個6位雙向I／O端口，每個端口有2個物理寄存器，分別是方向寄存器和數據寄存器。方向寄存器控制對應端口的輸入／輸出屬性，數據寄存器負責鎖存輸入／輸出數據。
MCU IP核的硬件仿真
IP軟核的仿真測試是設計過程中非常重要的環節，通過自主建立的測試向量庫，編寫了覆蓋所有指令的測試文件，對軟核的多種指令、地址和數據組合進行了仿真測試，提高了軟核功能仿真的測試覆蓋率，保證了設計的正確性。由PORTA和PORTC的輸出來驗證設計正確性。部分信號波形如圖3所示，在正常情況下，地址是在每個指令周期進行加1取指的；當中斷信號int_req=1時，地址在下一指令周期跳到中斷向量地址0004h，同時屏蔽下一條指令進入指令譯碼單元，用NOP指令代替。
集成電路設計的流程步驟范文6
出于國家安全的考慮，這一項目的實施將基本由中國企業參與，這也為國內相關的一些企業提供了機會。本文主要通過對IC卡身份證產業鏈進行分析，分析可能受益的公司及受益程度。
IC卡身份證相關產業鏈構成
IC卡身份證相關的產業鏈主要由芯片的設計，芯片的制造，芯片的測試，模塊的封裝，卡基的生產，卡片的封裝，卡片的印刷，COS(Chip Operating System，芯片操作系統)的開發，生產設備的制造，讀卡機具的生產，應用軟件的開發，以及到相關的廢料回收等環節構成。如果按產品劃分的話，可以將這條產業鏈分為IC卡身份證(即身份證本身)和相關周邊設備兩部分。
第一部分，IC卡身份證。
IC卡身份證的主要生產步驟(即卡的產業鏈)是：芯片設計、芯片制造、芯片測試、模塊封裝、卡基生產及卡片封裝(卡片制造)、卡片的個人化。根據媒體的報道，IC卡身份證的成本價將為人民幣20元，而預計到2008年以前將有8億公民更換第二代IC卡身份證。因此，可以認為上述IC卡身份證的產業鏈組成了這人民幣160億元的產值。分清IC卡身份證產業鏈中各環節所占的比重及其附加值有助于我們了解涉足這條產業鏈的相關公司未來可能的收益情況。由于相關的資料比較缺乏，而且其中可能涉及不少政府定價，因此，我們無法得到十分肯定且市場化的一些數據，只能通過記者的采訪和其他同類產品的參照數據來推測。本文第三部分“IC卡身份證產值構成”將對此重點探討。
第二部分，相關周邊設備。
IC卡身份證相關周邊設備將主要由具有電腦接口的IC身份證讀／寫卡器、便攜式(手持)身份證讀／寫卡器及公安機關、其他機關現有的計算機、網絡、芯片操作系統等構成，這些設備可以組成IC卡身份證管理系統。我們認為相關周邊設備未來發展空間很大，甚至其產值可能遠遠超過IC卡身份證本身。而且這塊業務往往利潤驚人，又很容易產生短期效益。類似的案例包括，上市公司航天信息(600271)開發的“防偽稅控系統”使其一度成為滬深兩市第一高價股，又例如，上海華虹生產的上海公交卡讀卡器，售價1000元左右，而實際成本僅為150元。不過，相關周邊設備產業應該是一個低技術壁壘、高政策壁壘的產業。很難簡單地分析出哪些公司能從中受益，因此，本文將不對這部分內容深入探討。
IC卡身份證的產值構成
單張IC卡身份證的成本構成：前面已經提到IC卡身份證的單張成本為20元，據《新財經》記者提供的信息，其中10元是卡的成本，即沒有任何信息的“空卡”的價格。而另外的10元則用于“卡的個人化”，即發行者通過讀寫設備對IC卡身份證進行個人化處理，在卡面上印刷上個人信息，使之成為能惟一表示用戶信息的身份證。這其中可能包含組織拍照、資料錄入、卡面信息印刷等費用。
10元空卡的成本構成及涉及公司：我們選取了上海公交“一卡通”作為IC卡身份證的參照。同為非接觸式IC卡的上海公交“一卡通”由上海華虹集成電路有限責任公司出品，其空卡的出廠價為4元。據華虹公司內部工作人員透露，這4元的構成是：IC卡芯片2元、模塊封裝1元、卡片制造1元。由于公交“一卡通”屬于存儲卡，而IC卡身份證為CPU卡，其芯片功能較上海公交“一卡通”強大L午多，因此，我們猜測10元的成本中IC卡芯片及模塊封裝方面的比重增加較多。我們推測芯片的價格為7元，模塊封裝的加工費為1～2元，卡片制造的加工費1～2元。
IC卡身份證芯片生產流程
芯片是IC卡身份證的核心部分，也是IC卡身份證產業鏈的最上層。其生產流程如圖表所示。
芯片設計公司的角色
在這個生產流程中，芯片設計公司是最重要的環節，它的身分有點類似于“承包商”。芯片設計公司對其客戶(公安部)負責，而其他自行完成和委外加工的生產流程則構成芯片設計公司的生產成本。芯片設計公司生產成本及毛利率的推測。
據國內惟一的純芯片設計公司士蘭微的《招股說明書》披露，芯片制造成本和封裝費構成士蘭微生產成本的90％左右，因此，IC卡芯片的制造成本和封裝費可能構成IC卡芯片的主要成本。據有關資料顯示，第二代身份證的IC卡芯片將采用0．35微米線程的工藝，在8英寸直徑的晶圓上估計可以切割出大約10000個這樣的芯片(Chip)。目前，華虹0．35微米8英寸單片代工報價大約為1000美元左右，平攤到單個芯片上，芯片制造的成本為人民幣1元左右。而前面我們已經推測IC卡微模塊封裝的加工費是1-2元，因此，我們認為芯片設計公司IC卡身份證芯片的生產成本不會高于人民幣4元。
扣除卡片制造費1～2元，IC卡身份證芯片模塊的銷售價格應在8～9元之間，則芯片設計公司獲得的毛利率應在50％以上。臺灣省一些芯片設計公司的年報，毛利率一般在30～60％之間，因此，可以認為50％的毛利率是正常的。由于銷售成本理應較低，我們推測在大量供貨后，芯片設計公司可望獲得30％左右的利潤率。
芯片設計公司及未來市場容量
參見圖“IC卡身份證產業鏈及涉及公司”，芯片設計公司指定為同方微電子、大唐微電子、華虹集成電路設計公司、中電華大，其中前兩者為上市公司清華同方和大唐電信的子公司。據悉，首先通過公安部認證的是同方微電子的IC卡身份證芯片和模塊，最早一批發放的第二代身份證芯片將由同方微電子供貨。
如果按照公安部的進度，在2008年前完成8億張第二代身份證的發放，則在未來五年內，芯片設計公司的市場容量為：每張8～9元×8億＝64～72億元，平均每年12．8～14．4億元，實際高峰年應為2006、2007和2008年。如果四家芯片設計公司平分市場份額，則每家每年的銷售收入平均為3．2～3．8億元。
卡片制造附加值低
卡片的制造就是將IC卡微模塊嵌入卡片中，并完成卡片表面的印刷工作。由于單張卡的加工費可能僅在1～2元之間，因此，平分到天津磁卡、珠海東信和平、山東華冠、海南太平洋、航天金卡、上海中卡等六家公司上，給每家公司帶來的銷售收入不會很大。
IC卡身份證帶來的投資機會
