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接口電路范文1
智能家庭要求家用電器經網絡（總線）實現互聯、互操，總線協議是其精髓所在。目前，國際上占主導地位的家庭網絡標準有：美國的X10[1]、消費總線（CEBus）[2]、日本的家庭總線（HOME BUS）[3]、歐洲的安裝總線(EIB)[4]。
消費總線使用五種類型的介質(電力線、無線、紅外、雙絞線和同軸電纜)，其中以電力線的應用最為廣泛。消費總線得到IBM、Hownywell、Microsoft、Intellon、Lucent、Philips、Siements等大公司的支持，1992年成為美國電力工業協會的標準（EIA600、EIA721）。1997年，EIA600成為美國ANSI標準；2000年6月，微軟和CEBus委員會共同宣布支持CEBus的簡單控制協議SCP。SCP是未來微中UPNP協議的子集。
1 CEBus電力線物理層
鑒于家庭中電力線載波通訊的特殊性，CEBus采用價格低廉、簡單易行的線性調頻（chirp）擴頻調制技術。摒棄了傳統電力線載波通常應用的直接序列擴頻、調頻擴頻、跳時擴頻等設備復雜、價格昂貴的擴頻調制技術。
圖2 通用通訊模塊的原理圖
消費總線的物理層有四種碼，分別是:“0”、“1”、“EOF”和“EOP”。均為掃頻信號，正弦信號載波，從203kHz經過19個周期線性地變為400kHz，再經過1個周期變為100kHz，然后在5個周期中變為203kHz，整個過程用時100μs，也就是1個UST(Unit symble time，在消費總線中用多少個UST來度量時間)。其波形如圖1所示。
chirps掃頻載波需經過放大耦合到電力線上，放大后的幅度應適中。幅度太低，給接收電路帶來困難；幅度太大，又會對電力線上的設備產生干擾。CEBus的規定如表1[5]所示。
表1 不同條件下的載波幅度值
設備工作電壓最小幅值最大幅值負載范圍～120V2.5Vpp7Vpp10Ω～2kΩ～240V5Vpp14Vpp39Ω～8.2kΩ表2 不同條件下的設備輸入阻抗值
設備工作電壓設備輸入阻抗（在頻率20kHz～50000kHz）載波幅值～120V>150Ω6Vpp～240V>300Ω12Vpp同時也規定了電器設備對信號的阻抗。如果阻抗很小，就會將信號吸收從而無法傳送國。規定如表2[5]所示。
線性調頻技術實現寬帶低功率密度傳輸，從而大大提高抗干擾性能和傳輸距離。同時，chirps具有很強的自相關性和自同步性。這種自相關決定了所有連接在網絡上的設備可以同時識別從網上任意設備發出的這種特殊波形。
2 通訊模塊的設計
根據P89C51RD2和P300的芯片手冊[6][7]，設計的通用通訊模塊的原理圖如圖2所示。P89C51RD2和P300之間采用SPI接口通訊，用模擬的I2C總線和串行EEPROM通訊。這樣，中斷口、串口和有足夠的I/O口可以用于實際設備的設計。
3 通訊模塊電力線接口電路的設計
從P300輸出的信號幅度小、驅動能力弱而且還有高次諧波，因此必須經過濾波和放大，然后才能通過耦合電路將信號調制到電力線上。耦合電路將高壓和低壓隔離開，防止高壓擊穿通訊電路。另一方面，從電力線來的載波信號又要由P300接收，而電力線上的干擾很大也很不確定，所以需要一個帶通濾波器，通過100kHz～400kHz之間的信號，再送到P300的接收端。電路的方框圖如圖3所示。
其中左邊的3根線來自P300，TS是數字信號，控制收發轉換。實際上P300的收發類似半雙工方式，因為當它在“發送”劣態的時候，實際上并沒有輸出信號。因此，這個時候它可以處于接收狀態，如果接收到了優態，就表示發生了競爭。
3.1 濾波電路
輸入濾波器電路如圖4所示。
這個濾波器有6階，對高頻干擾有很好的抑制，圖5是它的頻率響應曲線。在高頻段400kHz處衰減為3dB。高于400kHz的平均衰減為3dB，高于400kHz的平均衰減為128dB/dec，可以有效地過濾干擾信號。
P300輸出的信號包含豐富的高次諧波，為了減小對電網的干擾，先經過帶通濾波器再進行放大。濾波器也采用無源電路，原理與上面類似，這里不再多述。
3.2 放大電路
P300的輸出信號經過濾波之后，其內阻很大，沒有驅動能力，而且電壓幅度不符合消費總線的要求，必須放大后才能夠驅動電力線。放大電路不僅要有強有力的輸出能力，還需有禁止輸出功能，這樣才能使P300接收其它節點發出信號。
電網的性能不確定，有時是容性負載，有時是感性負載。這樣就給末級電路采用反饋帶來很大困難。因為當負載的阻抗特性變化時，輸出的信號相位會發生變化，最終有可能是負反饋變成了正反饋，從而引起振蕩。
圖6 電力載波放大電路
設計的電力載波放大電路如圖6所示，虛線的左邊的原理圖，右邊是實現電路圖?？梢钥闯?，這個電路有兩個輸入，一個輸出。輸入信號來自P300的電力載波，輸出使能控制放大器運行。圖6的左半部分，T1和T2接成互補式OTL輸出，它們的偏置電壓來自電阻R1、R2的分壓。來自P300的信號經過運放U1放大達到期望的幅度，然后通過電容耦合到T1和T2的基極。如果開關S1和S2合上，則T1和T2正常輸出電信，P300可以發送數據；如果S1和S2都斷開，那么T1和T2的基極都處于懸空狀態，輸出端也成為懸浮狀態，從而不會吸收由電力線傳來的信號，P300可以接收信號。
在圖6的右邊，開關S1和S2也被T7和T8取代,T1和T2被復合管取代，其中的電阻R11用來消除三極管漏電電流的影響。采用復合管是為提高放大倍數，這樣可以盡量減小級間耦合，即使輸出信號發生了畸變，也不會影響到前級而發生振蕩。實際證明這種做法是很可行的。其對容性負載、感性負載以及純電阻的負載都有較穩定的輸出，輸出阻抗小于2Ω。
圖7 P300與電力線的耦合電路
3.3 耦合電路及保護措施
圖7中J1接到電力線，R1是壓敏電阻，它可以使尖峰脈沖短路，變壓器T1實現了高壓與低壓的隔離。因為載波的頻率比較高（100kHz～400kHz），遠遠大小電網的頻率，這樣就使載波信號暢通無阻，而能夠隔斷高壓。電容C1阻斷低頻高壓，阻止變壓器飽和；電阻R2取值比較大，作用是在離線時使電容放電，防止在設備插頭的兩端出現高壓。Z1是瞬變抑制二極管（Transient Voltage Suppressor，或稱TVS），它可以有效地避免后而電路被高壓擊穿。L1、D1、D2也是為防止高壓擊穿放大電路而設計的。電力線上的設備接入或者是斷開，都有可能引起尖峰脈沖，并導致收發電路的永久損壞。所以高壓保護措施是至關重要的。
接口電路范文2
關鍵詞：外部設備互連總線；局部總線；接口電路；PCI9052；應用
1 引言
PCI（Peripheral Component Interconnect）總線具有獨立于處理器、高數據傳速率、即插即用、低功耗、適應性強等特點，已成為微型機的主流總線?；赑CI總線形成的CompactPCI和PXI總線廣泛應用于儀器和自動化領域。隨著PCI總線的廣泛應用，其接口的設計開發顯得尤為重要。由于PCI總線的獨特性能，如信號負載能力、支持數據的突發傳送、地址/數據、命令/字節使能信號總線復用等，使中小規模的器件難以實現接口電路。實現PCI總線接口一般采用CPLD或FPGA設計PCI接口，這種方法難度很大；另一種是采用專用的PCI接口電路，使設計開發者免除繁瑣的時序分析，縮短開發周期，降低開發成本。本文介紹PCI9052接口電路的功能及其在PCI板卡設計中的應用。
2 接口電路
PCI9052是PLX公司開發的低價位PCI總線目標接口電路，功耗低，采用PQFP型160引腳封裝，符合PCI2.1規范，它的局部總線(LOCAL BUS)可以通過編程設置為8/16/32位的(非)復用總線，數據傳送率可達到132Mb/s。提供了ISA接口，可以使ISA適配器迅速、低成本地轉換到PCI總線上。主要功能與特性如下所述：
異步操作。PCI9052的Local Bus與PCI總線的時鐘相互獨立運行，兩總線的異步運行便于高、低速設備的兼容。Local Bus的運行時鐘頻率范圍為0MHz～40MHz，TTL電平，PCI的運行時鐘頻率范圍為0MHz～33MHz。
支持突發操作。PCI9052提供一個64字節的寫FIFO和一個32字節的讀FIFO，從而支持預取模式即突發操作。
中斷產生器?？梢杂蒐ocal Bus的二個中斷信號LINTi1和LINTi2產生一個PCI中斷信號INTA＃。
串行EEPROM接口，用于存放PCI總線和Local總線的配置信息。
5個局域總線地址空間和4個片選，基址和地址范圍可以由串行EEPROM或主控設備進行編程。
大/小Endian模式的字節交換，有二種交換字節順序的輸出方式。
總線驅動。所有地址、數據和控制信號都有PCI9052直接驅動，不用額外的驅動電路。
Localbus等待狀態。除了等待信號LRDYI＃用于握手之外，PCI9052還有一個內部等待產生器(包括地址到數據周期、數據到數據周期和數據到地址周期的等待)。
PCI鎖定機制。主控設備可以通過鎖定信號占有對PCI9052的唯一訪問權。
ISA總線模式。PCI9052提供一個ISA邏輯接口，用戶可直接使PCI總線和ISA總線相連，可以非常容易地將ISA設計轉換到PCI。
PCI9052的接口示意圖如圖1所示。
圖1 PCI總線接口示意圖
3 PCI9052的功能及操作
3.1 初始化
上電時，PCI總線的RST＃信號將PCI9052的內部寄存器設置為缺省值，同時，PCI9052輸出局部復位信號（LRESET＃），并且檢查EEPROM是否存在。如果設備上裝有EEPROM，且EEPROM的第一個16字節非空，那么，PCI9052根據EEPROM內容設置內部寄存器，否則設為缺省值。
3.2 復位
PCI9052支持二種復位方式：硬件復位和軟件復位。硬件復位是PCI9052總線接口的RST＃信號輸入有效時將引起整個PCI9052復位，并輸出LRESET＃局部復位信號。軟件復位是PCI總線上的主機可以通過設置控制寄存器CNTRL(50H)中的軟件復位字節(Bit30)來對PCI9052復位，并輸出LRESET＃信號。此時，PCI和局部總線的配置寄存器的值將保持不變。當CNTRL中的軟件復位字節有效時，PCI9052僅對配置寄存器的訪問應答，對局部總線的訪問不響應。PCI9052保持這種狀態直到PCI總線上的主機清除軟件復位字節。
3.3 對串行EEPROM接口的訪問
復位后，PCI9052開始讀串行EEPROM，若讀出的第一個字非FFFFH，則PCI9052認為有一個有效的EEPROM存在，并且繼續進行讀操作，否則，認為EEPROM無效。PCI總線的主設備可以讀、寫連接在PCI9052上的串行EEPROM。對其進行讀、寫操作之前需要將控制寄存器CNTRL[25](使能位)設置為“1”，并控制CNTRL[24]位以產生串行EEPROM的時鐘，然后，從EEDI送入指令代碼。如果在指令代碼之后由EEDO輸出“0”，則表明可以對其進行讀、寫。需要結束操作時，只要將CNTRL[25]設置為“0”即可。
3.4 對內部寄存器訪問
PCI9052提供了二種類型的片內寄存器，即PCI配置寄存器和局部配置寄存器，二者都只能由PCI總線和串行EEPROM訪問，也可以通過設置寄存器CNTRL[13：12]禁止對后者的訪問，這樣，極大地增強了接口設計的靈活性。
3.5 直接數據傳輸模式
PCI9052支持PCI總線上的主處理器對局部總線上的設備進行直接訪問。PCI9052的配置寄存器將訪問映射到局部地址空間。片內的讀寫FIFO存儲器使PCI9052支持PCI總線與局部總線之間進行高性能的猝發傳送。PCI總線主控訪問局部總線示意圖如圖2所示。
3.6 PCI中斷(INTA＃)的產生
要產生PCI中斷INTA＃，首先將寄存器INTCSR[6](PCI中斷使能位)設置為“1”，如果需要以軟件方式產生中斷，則只需將INTCSR[7](軟件中斷位)設置為“1”。如果系統設計方案中選用由局部總線上的設備產生中斷信號INTi1和INTi2、再生成PCI中斷INTA＃的方式，只要將寄存器INTCSR的相關位按表1進行設置，復位后INTCSR的值全部為“0”。
表1 寄存器INTCSR相關的設置
位
含 義
設置為“1”
設置為“0”
0 （3）
INTil(INTi2)
使 能
使能
禁止
1 （4）
極 性
高電平有效
低電平有效
2 （5）
狀 態
中斷激活
中斷末激活
8 （9）
選 擇 使 能
邊緣觸發
電平觸發
10（11）
邊緣觸發清除位
清除邊緣觸發
保持
4 應用實例
PCI9052是功能非常強大的PCI接口電路，用它設計PCI適配卡將使接口變得非常方便。圖3是PCI主處理機讀取SRAM的接口示意圖，其主要功能是實現對RAM的單次或突發讀、寫操作。
圖3 存儲器突發讀寫示意圖
4.1 電路連接
按照圖3中的連接電路，對于SRAM主要有以下幾個引腳：A（17，0）、I/O（7，0）、OE、CE、WE等。地址線A（17，2）與本地地址線LA[17，2]相連，根據PCI9052的LBE[0，3]＃的定義，這里用8位數據總線將LBE0＃與A0連接，LBE1＃與A1連接，OE與PCI9052的CS0＃相連。PCI9052為設計人員提供了4個片選信號CS（3：0）＃，可以為4個設備提供片選信號，這樣，可以避免設計人員在設計電路時設計片選解碼電路，其地址和范圍可由其對應的內部寄存內部本地寄存器配置。串行EEPROM用于存儲配置寄存器內的配置信息，可以采用NM93C46或與之兼容的存儲器。
4.2 寄存器設定
電路連接好后，要使電路能正常工作，必須對PCI9052內部寄存器進行配置。根據電路性能及特點，應將寄存器設定為非復用工作方式，采取存儲器映射，8位數據總線。局部總線0的基地址寄存器值為240001H，其地址范圍寄存器值為3FFF8H，其描述寄存器值為39H；片選0基址寄存器的初始值為4C0001；命令寄存器的初始值為02H；狀態寄存器的初始值為800H，其他寄存器采用默認值。確定好各個寄存器的值后，應依據一定的次序將寄存器的初始值寫入EEPROM。
4.3 驅動程序的開發
為了從PCI總線配置寄存器中獲得主機動態分配的映射基址并對映射端口進行讀寫，必須編寫驅動程序。編寫Windows驅動程序時，可以使用DDK，但難度較大。為了簡化驅動程序開發，可使用Jungo公司推出的WinDriver開發工具。WinDriver可自動生成VxD驅動程序及相應的高級函數。使用者不需具備Windows驅動程序開發知識，所生成的高級函數可直接在VC或CBuilder等高級編程語言中調用。
5 結論
實用證明，用專用PCI接口電路對設計PCI接口卡帶來很大的方便。本文主要介紹PLX公司的PCI9052專用接口電路，設計者可根據需要選用其他接口電路，不需要ISA接口時，可選用PCI9050；需要DMA數據傳送時，可選用PCI9054。專用接口電路是設計PCI適配卡的最佳方法，不但大大縮短了設計周期，而且有利于驅動程序的開發。
參考文獻
[1]李貴山.戚德虎.PCI局部總線開發者指南[M].西安：西安電子科技大學出版社，1997.
接口電路范文3
IP網絡電話是泛指采用VOIP技術通過計算機網絡進行話音通信的系統[12]。VOIP是指以分組的形式在基于IP協議的網絡上傳送語音數據的技術。
隨著電子的發展,信息社會已經進入后PC時代,傳統意義上的PC在很多領域已經被更小更靈活的嵌入式操作系統所取代。VOIP就是利用一個嵌入式操作系統完成傳統意義上的利用計算機在電腦上打IP電話的功能。他的好處在于不需要電腦可以打IP電話,使IP電話得到更大的普及,同時節省電話費用。
隨著計算機的普及,計算機網絡的發展也方興未艾。從企業角度來看,一般各個公司、企業和行政事業機構都有自己的獨立的局域網,利用局域網來進行通話可以作為普通PSTN電話的補充,減少公司內部通信費用的開銷;從家庭角度來說,家庭寬帶普及是社會發展的必然趨勢,家庭寬帶能提供諸多多媒體功能。開發家庭寬帶的利用率是現在通信網絡行業競爭的熱土?，F有網絡電話(如Skype)的服務器能提供的PC TO PC(免費)、PC TO PHONE(低資費)的功能、如果設計一種新型的電話機,使其實現網絡電話和電腦相脫離的關系,只要雙方擁有此電話機,或一方在電腦登陸網絡電話,便可不用電腦就可直接實現類似PC TO PC的免費通話,PC TO PHONE的低資費。在此之間,用戶只需支付現有寬帶費用。經調查研究發現,暫時還沒有一款能實現脫離電腦主機的獨立網絡電話機存在,所以應用前景非常廣。
如今各國電信運營商都積極投入到VOIP網絡系統的建設中,而正在發展的新一代網絡標準更是將VOIP應用提高到決定性的高度,將在一個IP網絡上同時視頻、語音通訊以及數據業務,把傳統的電話網絡和IP數據網絡合而為一,能夠大幅度降低運營商的營運成本。
與此同時,伴隨數字信息技術和網絡技術的高速發展,嵌入式系統在短短數年時間內異軍突起,掀起了IT界一場新的技術革命[12]。嵌入式系統是計算機的一種應用形式,通常指埋藏在宿主設備中的微處理機系統。典型機種如微控制器、微處理器和DSP等。嵌入式處理器使宿主設備功能智能化,設計靈活和操作簡單,具有功能強、實時性強、結構緊湊、可靠性高和面向對象等共同特點。
1.2 課題來源和設計目的
本論文所論述的課題是一種基于嵌入式芯片Mega16的局域網電話設計及實現。這種設計正是在這樣一個VOIP行業蓬勃發展、嵌入式系統日益盛行的大背景下提出的,其目的是要建立一個以IP分組協議為基礎的,用以實現在以太網交換系統中實現通話功能,并可以進一步擴展成能在互聯網(Internet)上進行通話的終端設備。旨在降低普通PSTN電話資費昂貴,又可充分利用現有局域網和互聯網資源,具有一定的科研價值和商業價值。
由于本設計主要實現電話機在局域網環境中的傳輸,為了更突出目的性,我們將網絡電話稱為以太網電話。下文中我們將用以太網電話來代替網絡電話進行敘述。
1.3 國內外研究現狀及發展前景
VOIP是指以分組的形式在基于IP協議的網絡上傳送語音數據的技術。IP電話是泛指采用VOIP技術通過計算機網絡進行話音通信的系統。
VOIP技術最初只是一種互聯網上的增值應用,形式也較為簡單。隨著互聯網的普及,其在商業運營中的應用價值被人們發現,很多新興的電信運營商將VOIP技術引入到電信運營中,并在上個世紀的最后幾年內取得了爆炸式的增長。從1999年開始,國內電信運營商也展開了建設基于H.323協議的IP電話長途網絡的。最初的IP電話長途網絡的接入必須通過傳統電路交換網來完成,限制了業務的發展。由此提出將原有的H.323協議中的網關功能進行分解(MGCP/H.248協議),IETF進而提出了與H.323協議并行發展的會話初始化協議(SIP)。這些協議的提出解決了將IP語音包直接傳送到用戶終端時存在的一些問題。
接口電路范文4
關鍵詞：ESD，TVS，保護電路，熱插拔
在計算機通信系統中，不僅內部各種設備之間存在大量的實時數據的傳輸，而且與外部的一些設備之間也需要進行數據交換，因此計算機需要多種形式的接口，其中RS-422是一種比較常見的接口形式。由于計算機系統中存在多種設備，工作環境比較復雜，還有一些特殊的場合要求串行接口具有帶電插拔功能，因此設計一種具有帶保護功能的串行接口電路具有重要的現實意義和應用前景。
1ESD保護的原理
1.1ESD問題的產生
在更換接口電纜插頭，或者直接用手及物體接觸一個輸入輸出端口的過程中，靜電放電(ESD) 問題就產生了。伴隨著這種常見的事件而產生的靜電放電可能會破壞一個或多個的接口IC芯片，甚至可能破壞電路板本身的走線，從而破壞了電路輸入輸出端口。這些損壞后果可能是很嚴重的，因為這一方面降低了產品的可靠性，另一方面增加了產品的保修成本。
1.2 ESD保護的原理
為了保護I/O接口器件TVS，提高電路板抗ESD放電能力，電路設計者既可以選擇一個具有內置ESD保護的芯片，也可以設計一個外部保護電路。通常外部保護電路有兩種，一種是選擇一種金屬氧化物變阻器，另一種選擇硅雪崩電壓抑制器，比如說TVS二極管。但是TVS管同金屬氧化物變阻器相比，是一種更有效的保護器件。
2 串行接口保護電路的設計
2.1 TVS二極管的選擇
在針對RS-422串口設計保護電路時，考慮到串口應用于復雜的環境，并需要帶電熱插拔功能，導致串口器件失效主要是靜電放電及浪涌電流，一方面靜電放電主要是由于人體或者物體帶靜電可能傳到串行接口中畢業論文范文。另外一方面是在惡劣的環境中，由于電源輸出電壓的不穩定，可能產生浪涌電流。因此需要選擇合適的TVS器件。
RS-422串口的工作電壓是5V，則選擇最大反向工作電壓V，則擊穿電壓選為：
V；
V；
首先選擇TVS的型號，根據TVS選用原則及RS-422串口通訊的特點，選則了PROTECK公司的陣列TVS管，型號為：SM8LC05，其最大關斷電壓為5V，擊穿電壓為6V，箝位電壓為9.8V，滿足一般抗擊ESD放電能力的標準。另外，SM8LC05具有抗8/20μs的800W浪涌電流能力。因此，保護電路采用此TVS器件，就具有較強的抗浪涌電流的能力。
SM8LC05是一個由四路TVS管通道組成，每一路保護通道由一個TVS二極管和一個普通二極管“背靠背”組成，可保護四路需要單向保護的數據線，也可保護兩路需要雙向保護的數據線。根據TVS管的特性，設計了RS-422串行接口的保護電路TVS，如圖1所示，選擇每路數據線雙向保護，正反兩方向保護ESD。
2.2 過流保護
當串口對外發送或接收電路與外部電路接通時，為了防止由于通訊回路的電阻過小，導致數據線上的電流過大而導致接口IC芯片損壞，串行接口的每根數據線上分別串接一個25歐姆的小電阻，減小回路電流，如圖1所示。
2.3光電隔離保護
當內部串行接口與外部串行接口進行通訊時，為了防止由于外部電路的信號地波動，影響內部串行接口電路的正常工作，在接收和發送端器件的分別加上一個光電隔離器，這樣實現內部電路信號地與外部電路信號地之間的電隔離，如圖1所示。
圖1 串行接口保護電路的原理圖
Fig.1The protective circuits of serial interfaces
3 電路板的設計
3.1 TVS管在PCB上的位置
PCB 走線及器件的擺放位置是ESD 防護的一個關鍵要素，TVS器件應在進出PCB的所有位于I/O連接器上的串行接口數據線上使用。使TVS器件盡量接近噪聲源，確保浪涌電壓可以在脈沖耦合到鄰近 PCB導線之前被箝位。另外，PCB應使用較短的TVS導線，減少浪涌能量的消耗。將敏感導線放在中心可避免處理過程中發生ESD。圖2提供了PCB布局建議的實例，其中圖a為不好的PCB示意圖，圖b為較好的PCB布局示意圖。
圖2 TVS二極管的PCB板上的位置布置示意圖
Fig.2The sketch map disposition of TVS diodes in the PCB
3.2 接地選擇
若條件允許，保護電路應將浪涌電壓分流到電源地或機殼接地，假如將浪涌電流直接分流到集成電路的信號地會引起接地反彈。用相對短和寬的接地導線減小阻抗可以改善單個接地PCB上TVS二極管的篏位性能。圖3-a中是將TVS管的反向端接到需要保護數據線，另一端接機殼地或電源地。圖b中，考慮到串口收發端采用的是隔離地，它和電路板內部的信號地是隔離的，故將TVS管的正端接隔離地后，須通過一個小電容將隔離地和機殼地連接起來；當有TVS管瞬間導通時，瞬時電流經電容C流到機殼地上，從而保護了IC芯片及電路；當TVS管不導通時，隔離地和機殼地是不導通的TVS，這就避免了隔離地受到機殼地波動的干擾。
圖3 TVS二極管接地的選擇
Fig.3the earth connection ways of TVS
4抗擾度試驗
4.1 實驗原理與標準
為保證ESD測試的一致性，應采用圖4所示的標準測試電路，它也是人體模式和IEC61000-4標準測試電路原理框圖，表1為測試電路各元件的值畢業論文范文。
圖4 靜電放電抗擾度試驗原理圖
Fig.4 principal of ESD experiments
表1 測試電路元件值
Table.1 elements’ value of the test circuit
目前國際上使用最為普遍的電子設備ESD試驗標準是1997 年制定的IEC61000-4-2，這個標準將試驗分為五個嚴酷度等級, 并按放電方式分別給出二個系列試驗電壓值, 其中接觸放電的電壓相應為2、4、6、8、XkV，空間放電的電壓系列為2、4、8、16 和XkV。
4.2 試驗方案與數據
一個有效的ESD測試應在最高測試電壓以內的整個電壓范圍進行。人體模型和IEC61000-4-2標準規定在測試電壓范圍內必須以200V為一個間隔進行測試，而且要同時測試正負電壓。對IC的所有可能的工作模式都應分別進行完整的ESD測試，包括上電工作狀態和斷電停機狀態。如果串行接口器件有自動關斷休眠模式，還應對這一狀態再進行一次ESD測試。所有相關的測試標準和程序都規定，在每個測試電壓點，對被測引腳應連續放電10次。
完成電路的設計、焊裝后，對RS-422串口的兩端按照上述方案進行測試，實驗測試點如圖5所示。經過測試，實驗結果如表2。
圖5 試驗測試點位置示意圖
Fig.5 test positions of the experiment
表2 試驗結果
Fig.2 results of the experiments
5 結論
經過靜電放電的抗擾度試驗，表明RS-422串行接口在加上保護電路后，可以抵抗8kV的接觸ESD放電電壓及16kV的非接觸ESD放電電壓，同時也表明該接口電路具有熱插拔能力。這種具有帶保護功能的串行接口電路在計算機通信系統中具有重要的現實意義和應用前景。同時，這種保護電路的設計方法也對其他接口的保護電路的設計也具有一定的參考意義。
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接口電路范文5
關鍵詞：衛星地面站；時間；GPS；接口電路：研制
GPS(clobal Positioning System)是全球定位系統的英文縮寫與簡稱，是美國繼子午儀衛星導航系統后發展起來的第二代衛星導航、定位、授時系統。該系統的研制始于1973年，經20余年3個階段的研制和試驗，耗資200億美元，于1994年全面建成。它是具有在海、陸、空進行全方位定時和三維導航與定位能力的新一代衛星導航與定位系統。早期僅限于美國軍方使用，現已對民間開放。
1 GPS在國家衛星氣象中心及地面站的應用情況
20世紀80年代-90年代，國家衛星氣象中心及3個地面站(北京站、廣州站、烏魯木齊站)的時間源，來自于本地配置的銣原子頻牢標準和高精度及高穩定度的晶體震蕩器，并通過短波接收機與陜西天文臺的氫鐘對時，使本地時間在相位上與陜西天文臺的氰鐘保持一致。
從1999年末開始，國家衛星氣象中心及3個地面站的時間源都來自于GPS上的銣原子頻率標準。廣州站先后購進了3臺GPS授時型接收機。
GPS授時型接收機是在OEM(原始數據接收板)的基礎上制作而成。一般的GPS授時接收機僅提供串行時間碼，供本機顯示。
2 衛星地面站對時間的要求
衛星地面站對時間的要求非常高。因為極軌氣象衛星在離地面860 km的高度上空以地心為同心作圓周運動，瞬時線速度為7.9km/s。衛星進入地面站上空時，伺服跟蹤天線要跟蹤衛星直至衛星出境。伺服跟蹤天線對極軌氣象衛星的跟蹤和接收采用的是全時序制，即伺服跟蹤天線是根據軌道預報來運行的，而軌道預報又是在時間的基礎上編制的，只有時間準確，天線才能跟蹤準確。從某種角度來說，對極軌氣象衛星的跟蹤精度取決于時間精度。因此，高穩定度與高精度的時間對氣象衛星地面站來說非常重要，連續、穩定、可靠的時間是業務運行的根本保證。
除伺服跟蹤需要高穩定度與高精度的時間外，計算機系統中的運行控制微機、云圖顯示、儲存、轉發微機也需要高精度及高穩定度的時間。
有了高穩定度與高精度的時間源，地面站就可實現站內各在線設備間在時間上的同步、站與衛星中心在時間上的同步、站與衛星在時間上的同步。在這個基礎上就能很好地完成衛星的跟蹤及衛星云圖數據的接收和轉發。
3 衛星地面站使用的時間格式
衛星地面站使用的時間格式有兩種，即并行碼與串行碼。在20位時間并行碼中，時、分、秒是按BCD碼來編碼及輸出，其中時有6位，分有7位，秒有7位，共有20路TFL電平輸出，另加l根地線，需21根并行輸出線，這種時間碼提供給極軌接收機伺服跟蹤系統使用。在時間串行碼中，時、分、秒按ASCLL碼格式編碼及輸出，1位起始位，8位數據位，1位停止位，無奇偶效驗，碼數率為4800bps，為RS232電平，僅需用1根輸出線。這種時間碼提供給微機對時使用。
4 接口電路研制背景
4.1 并行碼輸出接口電路
一般的GPS授時設備只輸出一路時間串行碼。由于沒備的特殊要求，供應商特意加了兩路20位時間并行碼的輸出。但這兩路輸出驅動能力不強，帶載能力弱，主要表現為20位時間并行碼輸出接到我們的接收機后，在接收跟蹤天線轉動時，伺服單片機上的時間顯示有閃爍現象。此時，天線Y軸會出現收藏，造成軌道跟蹤不正常。我們打開GPS授時設備機箱看，發現GPS并碼輸出驅動僅采用了單級74HC574驅動，驅動后分兩路輸出。如果僅提供給譯碼顯示，驅動是措措有余的，但我們的接收天線在收圖轉動時，驅動電流較大，此時單片74HC 574驅動顯然有些臨界。因此，迫切需要研制20位并行碼驅動電路，使得每臺GPS授時設備輸出的兩路20位時間并行碼能同時穩定、可靠地帶兩臺接收機同時工作。
4.2 串行碼輸出接口電路
GPS接收授時沒備提供的串行碼輸出也是僅有一路。一路時間串行碼輸出僅能供一臺微機對時，而我們在線的業務系統微機多達10臺，顯然時間串行碼輸出路數太少。因此也迫切需要研制兩臺一轉十六串行碼驅動器，徹底解決原GPS授時沒備串行碼驅動能力弱、驅動輸出路數不夠的問題。
5 接口電路的制作
5.1 20位時間并行碼接口電路
20位時間并行碼接口又稱20位時間并行碼驅動器。該電路原理見圖1。
5.2 電路說明
20位并行碼驕動器采用了二級驅動，時、分、秒分別對應一塊馳動芯片74LS244，共使用了9片74LS244 芯片，對20位并行碼中的每位信號進行了兩級放大。電路合理地采用了先總驅動后分驅動的設計理念，這對電路的接入和今后故障的排查及確認都非常有利。例如：當兩路并行碼輸出的時位(或分位或秒位)有故障，那么故障肯定出在兩路共有的驅動級上，而當僅有一路并行碼輸出的時位(或分位或秒位)有故障，那么故障就肯定出在最后一級驅動級上，只要將對應的芯片換掉即可。
電路中的驅動芯片未采用原GPS授時設備驅動電路中采用的驅動芯片74HC574，而是采用長線驅動器74LS244，主要是考慮輸出線比較長。
我們將GPS授時設備機箱內器件進行了重新排布，騰出了12cm×14cm的空間，故將20位并行碼電路板尺寸設計為12cm×14cm，以便安裝在GPS授時設備機箱內，用回機箱內的電源及輸出接頭。
5.3 時間串行碼接口電路的制作
(1)時間串行碼接口電路又稱為一轉十六串行碼驅動器。原理圖見圖2。
(2)電路說明：電路采用四線接收器MCl489及四線驅動器MCl488共同完成。該電路不但完成了信號電平的轉換，而且還完成了信號的驅動。在普通的微機串行通訊口COMI或COM2上，只要接上一轉十六串行碼驅動器，啟動超級終端程序及設置好碼速率、通訊口等。便能收到GPS下發的原始串行數據，其中包括年、月、日、時、分、秒、經緯度及高程等信息。 該電路的調試頗費周折，原因是從MCl489的芯片接線圖上看，使能端2，5，9，12腳為高電平有效端，因此，我們在設計這個高電平時，是通過電源接口電阻后提供的，但這樣，MCl489的三態門輸出始終為低電平，即輸出不會隨著輸入的變化而變化。最后，我們將使能端2，5，9，12腳全都懸空(懸空也為邏輯高電平)，MCl489的輸出才正常。
由于該電路用到三組電源(+5V、±12V)，有1個輸入，16個輸出，所以我們定制了機箱，將電路板安裝在定制的機箱內。為了直觀地觀察信號的輸入、輸出狀況，我們在機箱的前面板增加了信號指示燈，并將輸入、輸出線引至機箱前面板的指示燈上，其中第+燈為輸入指示，第二個至第十七個燈為輸出指示，每片MCl488對應四路輸出，4片MCl488對應十六路輸出。通過輸出指示燈的亮、滅指示，我們很容易判斷每片芯片的工作情況。
6 GPS授時設備接口電路投入使用情況
GPS授時設備接口電路研制成功后，馬上投入了業務使用。其中，20位并行碼驅動器的投入使用，使每臺GPS授時系統能同時、可靠地帶兩臺接收設備正常工作，增加了每臺GPS授時系統并行碼輸出的備份能力；兩臺一轉十六串行碼驅動器的投入使用，使得原來不足的對時接口一下子變得措措有余，為接收A，B兩套系統及計算機A，B兩套系統(共十余臺微機)完全分開工作，打下了堅實的基礎，為業務正常運行提供了強有力的保障。
針對新購買的GPS授時系統無現成的串行碼對時程序，我們按串行碼輸出格式及碼速率，用VB語言自編了可在WIN—DOWS 2000下運行的對時程序，使32臺微機能通過兩臺一轉十六串行碼驅動器同時與GPS授時設備對時。
7 加接口電路后的GPS授時設備信號流程框圖
見圖3。
接口電路范文6
【關鍵詞】FPGA；增量式編碼接口；電路設計；ARM
前言：作為目前國內外應用較多的傳感器，光電編碼器可以以光電轉換的形式將輸出軸上的幾何機械位移量轉變為脈沖量與數字量可以較好的滿足信息的傳遞、輸出、儲存和應用。增量式編碼器是光電編碼器的一種主要形式，近年來，在我國的信息領域得到了廣泛應用。本文通過對增量式編碼器接口電路設計的基本原理進行分析，并結合增量式編碼器的相關概念和特點，為基于FPGA的增量式編碼器接口電路提供了合理的設計思路。
一、增量式編碼器簡述
增量式編碼器是將輸出軸上的機械位移轉換為具有周期性的電信號，再將此電信號轉變為計數脈沖，進而將位移的大小用脈沖個數來表示的一種光電編碼器[1]。增量式編碼器的優點為構造和原理較為簡單、支持其運作的機械平均壽命最高可達幾萬小時、抗外部干擾能力強且穩定性與安全性較高，適用于長距離的電路信號傳輸。
二、增量式編碼器接口電路設計的基本原理
（一）四倍頻與鑒相電路的設計原理
增量式編碼器運行過程中，流經其內部的兩路信號（設為A相信號與B相信號）在上升沿與下降沿的過程中各自變化了兩次，且在電路轉換的一個周期內，無論A相信號與B相信號如何變化，其范圍均處于00-10-11-01-00與00-01-11-10-00之中。此外，由于A、B兩路信號的頻率要比系統時鐘的時鐘信號低得多，因此，利用系統時鐘對A、B兩路信號進行出發判斷，進而產生四倍頻脈沖信號與鑒相電平[2]。此時，增量式編碼器中的計數器則會通過觸發四倍頻脈沖器的跳變沿將兩路信號的產生的脈沖個數進行計數，以完成位移向電路信號的轉化工作。鑒別電機正反轉的具體方法為：如鑒相電平在00-10-11-01-00范圍內的輸出為0，說明電機正轉；若在00-01-11-10-00范圍內的輸出為1，則說明計數器在做單位為1的減法計數。
（二）基于FPGA的ARM接口設計原理
由于數據總線是編碼器計數值輸出進而傳達到ARM（RISC微處理器）的媒介，而FPGA本身的配置時間通常要大于同一系統中ARM的上電加載程序時間，又由于ARM芯片的數據總線是與系統中FPGA的控制及檢測通道相連，通道內的電平值會有一部分存在FGPA在加載完成后的數據總線當中。因此，ARM芯片在進行電加載程序時會和系統的現場可編程門陣列發生較大沖突，造成系統無法讀取正確的數據。
為了保證ARM可以將增量式編碼器的計數值正確讀取出來，將專門刪除電子目錄的讀使能信號RD作為數據總線的三態控制信號與增量式編碼器連接，而在系統運行時，只有讀使能信號與地址信號均被選通時，由編碼器內的計數器所計算出的16位計數值才得以導通，進而傳輸到數據總線上[3]。
三、基于FPGA的增量式編碼器接口電路設計方法
利用QuartusⅡ軟件（Altera公司開發的FPGA/PLD綜合性軟件）以混合模式的電路工程設計方法進行增量式編碼器接口的電路設計。首先，構造出系統的四倍頻模塊和鑒相模塊，在QuartusⅡ軟件平臺上通過利用標準硬件描述語言VHDL實現上述兩個模塊的功能。具體流程為：編碼器前級四倍頻模塊與鑒相模塊分別向線路輸出四倍頻信號與鑒相信號，設定計數器以信號輸出的方向依據對其進行雙向計數，當讀使能信號與輸出地址信號均被選通時，將相關數據經由數據總線顯現到計數器終端屏幕上。至此，完成電路接口的位移和電能轉換。
四、時序仿真與驗證結果分析
就本文而言，所選取的FPGA芯片的型號為E144C8，仿真平臺QuartusⅡ的版本為QuartusⅡ8.1，經由仿真平臺建立增量式編碼器的波形仿真文件對所涉及電路接口的仿真驗證，并將系統編譯后的仿真波形記錄下來。在此基礎上，通過建立邏輯分析文件的形式對經由增量式編碼器轉化而來的電路內部信號進行實時采集和監測，進而將系統邏輯分析儀的采集信號波形進行記錄并加以分析。
通過對上述系統編譯的仿真波形與邏輯分析儀的采集信號波形進行分析，得出結論如下：（1）記錄增量式編碼器正轉時的仿真波形，并對其觀察和分析可知，當計數值count_out由初始值0000增至000F時，系統實現四倍頻加計數；（2）記錄增量式編碼器反轉時的仿真波形，通過對其觀察發現計數值count_out由（1）中的末值000F將至0003時，系統實現四倍頻減計數；（3）對增量式編碼器正反轉切換時的仿真波形進行記錄并加以分析發現，正反轉切換時，位于某項信號后，另一相信號前的第一個定時器INCLK的上升沿，其計數方向立刻發生轉變，即由加計數變為減計數。（4）對邏輯信號儀采集的信號波形進行分析可知，當讀使能型號RD波形較低且地址信號為00h時，增量式編碼器中計數器所顯現的計數值則會經由三態總線傳輸到系統的數據總線上。。綜上所述，本文所涉及的電路已基本實現了增量式編碼器的四倍頻、雙相信號計數以及信號鑒別和ARM的通信功能。
結論：本文以基于FPGA的增量式編碼器接口電路設計為研究對象，通過對增量式編碼器的概念和優點進行分析，從四倍頻與鑒相電路以及基于FPGA的ARM接口設計原理等方面對增量式編碼器接口電路設計的基本原理展開了深入研究。在此基礎上，結合增量式編碼器接口電路的設計方法對其時序仿真進行了模擬分析。可見，未來加強對基于FPGA的增量式編碼器接口電路設計在ARM上應用的研究力度，對于實現信號的自動檢測與自動控制具有重要的現實意義。
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