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電壓比較器范文1
[關鍵詞]CMOS回踢噪聲比較器
中圖分類號:TN98文獻標識碼:A文章編號:1671-7597(2009)1210042-02
一、引言
在現代通信和信號處理系統中,模數轉換器是非常重要的一個電路模塊,特別是在以電池供電為主的便攜式移動通訊終端中,更是需要高速、低功耗、高分辨率的ADC作為數字信號處理的接口。
由于動態閂鎖結構的比較器具有速度高功耗小的特點,因此在Pipeline ADC中被廣泛采用。但是在閂鎖比較器中,若其再生節點上面有大的電壓改變時,該改變會通過輸入MOS管的寄生電容耦合到比較器的輸入,因此而使輸入電壓擾,從而降低轉換器的精度,這個干擾通常稱為回踢噪聲。當pipelined ADC中同時有大量的比較器同時進行開關操作時,該回踢噪聲會嚴重影響輸入電壓及參考電壓,從而使ADC的精度大大降低。
本文提出了一種改進的CMOS動態閂鎖電壓比較器結構,通過對電路中主要指標的分析和優化設計,使該比較器達到了很小的回踢噪聲和較高的工作速度。
二、閂鎖比較器結構
現有閂鎖比較器的結構有很多種,這里主要對class-AB閂鎖比較器及動態閂鎖比較器兩種比較器的結構從功耗、速度和回踢噪聲等方面進行比較分析。
(一)class-AB閂鎖比較器
Class-AB型閂鎖比較器典型電路如圖1所示。
圖1Class-AB型閂鎖比較器
當Vlatch為低電平時,M5關斷,使M3a/M3b上沒有任何電流流過。而M4作為復位開關,使M2a/M2b作為輸入差分對管M1a/M1b的負載管。當Vlatch
變為高電平時,再生過程開始:復位開關打開,晶體管M2a/M3a和M2b/M3b形成兩個背靠背的反相器,在再生相的開始階段將兩個小的輸出電壓再生為全擺幅的數字電平。
該類比較器具有以下顯著特點:
1.其再生過程同樣由兩個耦合的CMOS反相器完成。在再生過程中,瞬間增大的電流給輸出節點充電,使再生過程變得很快速。
2.在該類比較器中,其輸入差分對的漏端都是直接連接在再生節點上,由于該電路只有一個極點,所以輸出電壓會更快的響應輸入電壓的變化。同時,由于輸出節點上有軌至軌的電壓改變,而該改變會通過寄生電容耦合到輸入節點,所以該結構的回踢噪聲很大。
總之,Class-AB型閂鎖比較器有速度快、高效的特點,但回踢噪聲較大。
(二)動態閂鎖比較器
雖然Class-AB型閂鎖比較器效率高,但其在復位相及再生完成后仍然消耗功耗。而動態閂鎖比較器,只有再生階段才有功率消耗。其典型結構如圖2所示。
圖2動態閂鎖比較器
當Vlatch為低電平時,晶體管M4a/M4b和M5a/M5b將輸出節點及差分對管(M1a/M1b)拉至VDD,M6關斷,整個電路無電流。當Vlatch為高電平時,復位管關斷;電流流過M6和差分對管。根據輸入電壓的不同,耦合反相器M2a/M3a和M2b/M3b中的一個,會獲取更多的電流,從而決定最終的輸出狀態。
再生完成后,一個輸出節點電壓將變為VDD;另一個輸出節點和差分對管的兩個漏端電壓都將變為0V。在這種情況下,整個電路沒有電流,從而使電路的功率效率達到最大值。
由于差分對管M1a/M1b的漏端有軌至軌的電壓變化,所以會產生大的回踢噪聲。不僅如此,在這種比較器結構中還有另外的回踢噪聲源存在:差分對管操作范圍的變化。在復位相,整個電路沒有電流流過,且差分對管M1a/M1b關閉。在再生相的開始階段,電流開始流過M1a/M1b,其VDS很大,晶體管處于飽和狀態;當其漏端電壓變為0時,它們進入三極管區。操作區域的改變伴隨著其柵電壓的改變,所以會相應的引起其輸入電壓的改變。
三、改進的閂鎖比較器
如圖3所示為改進后的閂鎖比較器結構,其由預放大輸入對管M7/M7'和M8/M8'和主比較器結構所組成,在主比較器前面增加預放大輸入對管有兩個方面的作用:一是應用于piplelined ADC中時,可以直接四端輸入,而不需要采樣電容,這樣大大減小了ADC的面積;二是更大程度上減小回踢噪聲。
圖3改進的閂鎖比較器
在復位周期,clk和clk'均為高電平(其中clk'要比clk晚關斷幾百皮秒),輸入差分對管MP1和MP2將差分輸入電壓Vid(Vid=Vip-Vin)轉換成差分電流饋送到CMOS動態閂鎖的兩個輸入端,傳輸門MN1和MN2導通將差分電流傳輸到動態閂鎖的兩個輸出端A和B,MN5導通使得差分電流從MN5上流過,故流過MN3和MN4的電流相等,因此NMOS觸發器狀態不能翻轉。由于MN5導通電阻的影響節點A和B之間存在一定的電壓差。MP5關斷,沒有電流流過PMOS觸發器,因此MP3和MP4關斷。
當clk'變為低電平時,進入比較周期,MN5關斷,MN3和MN4形成正反饋的連接,因此NMOS觸發器首先開始再生。MP5導通,MP3和MP4隨之導通,電流從PMOS觸發器流向NMOS觸發器,過幾百個皮秒后PMOS觸發器開始再生進一步加快整個了再生速度,由于再生過程是一個強正反饋的過程,這個電壓差被迅速放大直到等于電源電壓。假設復位周期Vip小于Vin,則差分電流從A點流向B點,由于MN5導通電阻的影響,故復位周期A點的電壓比B點的電壓高,在比較周期,由于正反饋作用,最終A點的電壓不斷升高直到電源電壓,而B點的電壓不斷下降直到地電位,相應地輸出Vout+鎖存為低電平,輸出Vout-鎖存為高電平;反之,則Vout+為高電平,Vout-為低電平。在比較周期MN1和MN2關斷將次級輸入對管與動態閂鎖的輸出相隔離減小了回踢噪聲,而兩個次級輸入對管又接前級預放大電路,所以對輸入信號(Vin+、Vin-、Vref-、Vref+)的回踢噪聲更小。
比較器的再生時常數如下式:
其中DC是節點A或B處總的寄生電容,gm,NFF和gm,PFF分別表示NMOS和PMOS觸發器開始再生時的跨導。因此為了獲得最高的工作速度,應盡量減小DC而增大分母項,因此,設計中兩個觸發器中的MOS管取工藝允許的最小溝道長度。再生時MP3和MN3、MP4和MN4相當于兩個交叉耦合的倒相器,為了使其上升延時和下降延時近似相等,通常使PMOS管的寬長比與NMOS管的寬長比的比值等于NMOS管載流子遷移率與PMOS管載流子遷移率的比值。通過模擬優化這兩對PMOS管的寬長比與NMOS管的寬長比的比值取3倍。
四、電路模擬和仿真結果
本設計的比較器主要應用于流水線ADC中,流水線ADC的差分輸入電壓分別為:Vin+(0.5V～1.5V)、Vin-(1.5V～0.5V)。由兩個比較器構成的子ADC滿足下述關系式:
所以該比較器的比較電壓分別為+0.25V和-0.25V。將本設計采用0.18µm
CMOS 1P6M工藝進行實現,時鐘clk的頻率為50MHz,其仿真結果如圖4～6所示,仿真結果顯示該比較器可最高工作于200MHz的時鐘頻率下;在時鐘頻率為50MHz時,其負端比較電平誤差為1.994mV,正端為1.576mV,工作電流150uA,消耗功率為270uW,其在開關動作期間的回踢噪聲小于0.2mV:
圖4負端比較電平誤差為1.994mV
圖5正端比較電平誤差為1.576mV
圖6時鐘高低電平(即開關動作)瞬時回踢噪聲
五、結論
本設計首先對現有幾種閂鎖比較器結構進行分析和比較,提出了一種改進的閂鎖比較器結構,通過對該結構分析和優化,使該比較器的回踢噪聲大大的減小。該電路仿真結果表明其回踢噪聲引起的輸入電壓抖動小于0.2mV,輸入敏感電壓誤差小于2mV,最高工作頻率可達200MHz,50MHz工作頻率下其功耗僅為270uW。
參考文獻:
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[4]B.Razavi,principles of Data Conversion System.New York:IEEE Press,1995.
電壓比較器范文2
[關鍵詞] 低壓并聯電抗器；空心電抗器；鐵心電抗器；經濟性
[作者簡介] 張馳，中國能源建設集團廣東省電力設計研究院工程師，研究方向：輸變電工程設計，廣東 廣州，510663
[中圖分類號] TM47 [文獻標識碼] A [文章編號] 1007-7723（2012）08-0075-0003
一、概 述
隨著電網超高壓、遠距離、大容量的迅速發展，感性無功相對不足，導致電網工頻電壓升高。并聯電抗器是超高壓電力系統不可或缺的電氣設備，用于補償電功率，抑制過高的工頻過電壓。以往的工程實踐中，低壓并聯電抗器往往選用干式空心并聯電抗器。環氧包封式空心電抗器由于結構簡單、價格低等優勢獲得廣泛應用，在國內已有近20年的運行歷史。
經過長時間的運行，干式空心電抗器出現了許多運行故障，部分設備被迫停運，個別設備甚至被燒毀。目前，許多變電站發生過空心并聯電抗器燒毀現象，如：青海電力公司硝灣變電站、陜西神木變電站、重慶萬州局萬縣變電站、華北網房山變電站、徐州任莊變電站、湖南云田變電站、昆明草鋪變電站、佳木斯紅興隆變電站、北京安定變電站、東北東豐變電站、江西樂平變電站、湖州含山變電站、云南曲靖變電站、廣東增城變電站、江西南昌變電站等。
近年來，鐵心并聯電抗器由于擁有很強的環境適應能力等優勢，正逐步成為干式空心電抗器的替代品。本文針對500kV變電站低壓并聯電抗器，從技術性和經濟性兩方面對空心并聯電抗器和鐵心并聯電抗器進行比較，并簡要論述此類工程中低壓并聯電抗器的設計選型原則。
二、空心并聯電抗器的技術缺陷
空心并聯電抗器的絕緣老化及漏磁問題是其無法避免的兩大缺陷。
（一）空心并聯電抗器燒毀的主要原因
1. 電抗器表面絕緣材料老化及積污。當濕度較大時，電抗器表面污層會受潮，造成沿面泄漏電流的增加，并形成樹枝狀放電，在嚴重的情況下燒毀電抗器。
2. 電抗器絕緣材料適應環境的能力不高。在高海拔、鹽霧、晝夜溫差大等情況下，絕緣材料的絕緣老化速度增加，造成電抗器絕緣失效從而被燒毀。
（二）空心并聯電抗器漏磁的危害
空心并聯電抗器漏磁會產生比較嚴重的危害，具體表現在以下幾個方面：
1. 會產生電磁干擾等污染，使周邊的電腦和通信等難以正常運行。
2. 漏磁對附近的鋼結構建筑物會產生較為嚴重的危害。
3. 漏磁問題在變電站中還會影響地網、構架等，都可能因金屬體構成閉環造成較嚴重的漏磁問題。地網、構架、金屬遮欄等有閉環回路，漏磁將產生數百安培的感應環流電流。
4. 對運行人員的健康和安全可能造成一定危害。
漏磁會增加空心電抗器的損耗，由漏磁產生的反向磁場與電抗器部分繞組耦合，從而導致電抗器電流增大和改變電位分布。目前，空心電抗器漏磁問題的應對辦法不是很多，一些廠家和電網企業采用增加磁屏蔽的方法，但效果不是很理想?？招牟⒙撾娍蛊饔捎诼┐艈栴}只適合戶外運行，但戶外運行條件下對絕緣的挑戰又非常大。因此，空心并聯電抗器的運行實踐中，難以克服其絕緣老化和漏磁兩大缺陷，導致其運行故障頻出，極大影響了變電站運行的穩定性和安全性。
三、鐵心并聯電抗器的技術優勢
（一）穩定性好
空心電抗器線圈外包絕緣為常壓固化的環氧樹脂，因存在線圈對地電容和匝間縱向電容，絕緣層上的電壓分布不均勻，導致可耐受電壓非常有限。在電場不均勻、潮濕、污穢等條件下，電抗器表面電位梯度大的地方，空氣中局部游離形成電暈和迅速移動的滑閃放電?？諝庥坞x也將在絕緣表面產生亞硝酸和硝酸的腐蝕性物質，對絕緣產生腐蝕，并造成空心電抗器匝間擊穿短路。以上原理性缺陷，導致空心電抗器環境的適應能力差，存在比較嚴重的運行安全隱患。江浙部分地區規定在雨后24小時內不許對空心電抗器進行投切操作，也反映了對空心電抗器能否安全穩定運行的擔憂。廣東電網公司以往500kV變電站工程中一般選用空心電抗器，此次加林站地處沿海地區，具備濕度大、鹽霧多的特點，考慮到空心電抗器的缺陷，設備選型時首次在此類工程中論證鐵心并聯電抗器使用的可行性。
鐵心電抗器方面，干式鐵心電抗器的線圈絕緣為真空澆注環氧樹脂，油浸式電抗器絕緣為油紙配合絕緣，都有較高的穩定性，確保運行的安全穩定。
由此可見，鐵心電抗器的運行穩定比空心電抗器為優。
（二）損耗小
與鐵心電抗器不同，空心并聯電抗器的導磁介質是空氣，因此其磁場是向外散發的。包封產生的漏磁通過其他包封時會產生一定的環流損耗，造成的總損耗比較大。鐵心并聯電抗器的導磁介質是鐵，因此磁場集中，漏磁較小，產生小得多的損耗。
以10kV三相容量10000kVar并聯電抗器為例，行業標準JB/T10775-2007《6kV～35kV級干式并聯電抗器技術參數和要求》中要求：干式鐵心并聯電抗器BKSC-10000/10損耗值為≤43kW（115℃），即≤38kW（75℃）；干式空心并聯電抗器BKSCKL-10000/10損耗為不大于64kW（75℃）。即按照標準要求鐵心并聯電抗器的損耗比空心并聯電抗器低26kW（75℃）。
實踐中，湖南220kV明山變電站所的空心并聯電抗器BKDCKL-3334/10每組（三臺）產品總損耗為68.1kW（75℃）；珠海220kV拱北變電站所的干式鐵心并聯電抗器BKDC-3334/10每組產品總損耗為34.2kW（75℃）。
由此可見，鐵心電抗器的損耗優于空心電抗器。
（三）占地面積小
空心并聯電抗器每相一臺，每組三臺。其相間距不得小于1.7倍直徑距離，每相周圍還應保持不小于1.5倍直徑距離的空間，以防止漏磁污染，因此空心電抗器的占地面積較大。由于鐵心電抗器的漏磁較小，可制成三相一體的結構，無需預留漏磁污染距離，因此鐵心電抗器的占地面積遠小于空心電抗器。
山東500kV淄川變電站所使用的BKDCKL-20000/35產品直徑為2.7m，其每組（三臺）占地面積約為104㎡。而安徽500kV肥西變電站所使用的油浸式鐵心并聯電抗器BKS-60000/35產品占地面積約為28.5㎡。按照每平米5000元的土地價格計算，則使用鐵心電抗器將節約占地成本37.75萬元。
由此可見，鐵心電抗器將占地面積和成本遠小于空心電抗器。
（四）漏磁污染小
鐵心電抗器由于擁有良好的導磁介質，其漏磁幾乎可以不做考慮。
空心電抗器的漏磁是其一大原理性缺陷。由于漏磁污染，空心并聯電抗器不適戶內運行。另外，空心電抗器的漏磁還易使周圍的金屬產生環流，這將增大產品運行損耗，同時還威脅變電站內其他設備及運行維護人員的人身健康。
東北網東豐變2組63kV 60Mvar空心電抗器，電抗器的金屬遮攔的最大電流達140A；柳州沙塘變35kV 50Mvar空心電抗器接地下引線，最大測試電流為225A。
由此可見，鐵心電抗器漏磁污染小于空心電抗器。
（五）運行監控
目前，空心電抗器缺乏有效的運行監控方法，難以對其內部絕緣結構進行有效監控，無法預測事故的產生。因此，空心電抗器事故均屬突發事件，難以預知，極易造成停電。
油浸式并聯電抗器可通過對變壓器油中氣體、油溫及油箱內壓力的監測來實現運行狀態監控，可及時反映電抗器絕緣狀態的變化，在一定程度上可以避免突發事故，提高供電的可靠性。
由此可見，對產品運行狀態的監測方面，油浸式鐵心電抗器優于空心電抗器。
綜上所述，鐵心電抗器（包括油浸式及干式鐵心電抗器）在技術指標、穩定性及節能環保等方面較空心電抗器為優。
四、并聯電抗器經濟性比較
以500kV變電站所使用35kV電壓等級60000kVar容量的并聯電抗器為例，對使用時間為30年的空心并聯電抗器和油浸式鐵心并聯電抗器，進行全壽命周期運行成本（按利率7%計算現值）的經濟性比較。
（一）空心并聯電抗器運行成本
1. 購買設備投入：價格105萬元/組，每組使用壽命為15年。變電站設計壽命為30年，則使用（2臺）成本現值為：105+105×（P/S，7%，15） =105+105×0.3624=143.05（萬元）。
2. 運行電能損耗：按南方電網公司技術規范的要求，每組空心電抗器額定損耗值不超過額定容量的0.3%，即60000×0.3%=180kW（75℃）。假定電價為0.45元/度則每年運行損耗（按每天24小時運行，每年運行100天）：180×24×100×0.45=19.44（萬元）；30年運行損耗現值為：19.44×（P/A，7%，30）=19.44×12.4090=241.23（萬元）。
3. 占地成本：產品占地約104平方米，假定土地價格0.5萬元/平方米。則占地成本為： 104×0.5=52萬元。
4. 維護成本：每年涂RTv涂料成本300元，人工成本700元。30年成本現值為：0.1×（P/A，7%，30）=0.1×12.4090=1.24（萬元）。
5. 產品報廢后殘值約為7萬元，3臺產品報廢后殘值的現值為：7×（P/S，7%，10）+7×（P/S，7%，20） +7×（P/S，7%，30）=7×0.5083+7×0.2584+7×0.1314=6.29（萬元）。
空心并聯電抗器使用總成本現值為：
S空=購買設備投入+運行電能損耗+占地成本+維護成本-殘值=143.05+241.23+52+1.24
-6.29=431.23（萬元）。
（二）油浸式鐵心并聯電抗器運行成本
1. 購買設備投入：價格250萬元/組，每組使用壽命為30年。30年使用成本現值為：250×1=250（萬元）。
2. 運行電能損耗：按南方電網公司技術規范的要求，每組油浸式電抗器額定損耗值不超過120kW（75℃）。假定電價為0.45元/度則每年運行損耗（按每天24時運行，每年運行100天）：120×24×100×0.45=12.96（萬元）；30年運行損耗現值為：12.96×（P/A，7%，30） =12.96×12.4090 = 160.82（萬元）。
3. 占地成本：產品占地約29平方米，假定土地價格0.5萬元/平方米。則占地成本為：29×0.5=14.5萬元。
4. 維護成本：每年進行抽樣檢查，成本100元，人工成本100元。30年成本現值為： 0.02×（P/A，7%，30）=0.02×12.4090=0.25（萬元）。
（5）產品報廢后殘值約為35萬元，殘值現值為：35×（P/S，7%，30）=35×0.1314=4.60（萬元）。
油浸式鐵心并聯電抗器使用總成本現值為：
S鐵=購買設備投入+運行電能損耗+占地成本+維護成本-殘值 = 250+160.82+14.5+0.25
-4.60 =420.97（萬元）；
使用鐵心并聯電抗器比使用空心并聯電抗器成本節約：
S空-S鐵=431.23-420.97=10.26（萬元）。
由此可見，雖然鐵心電抗器比空心電抗器一次投入高，初期投資大。但綜合考慮使用成本，鐵心電抗器低于空心電抗器。
五、結 論
1. 空心并聯電抗器難以克服其絕緣老化和漏磁兩大缺陷，導致運行故障頻出，極大影響了變電站運行的穩定性和安全性。
電壓比較器范文3
【關鍵詞】 電阻抗參數成像
關鍵詞: 電阻抗參數成像;電壓-電流轉換器;輸出阻抗;儀表放大器
摘 要:目的 尋找一種能在2～380kHz間提供2MΩ以上的等效輸出阻抗和0.1%以上精度的電壓-電流轉換電路（VIC），為電阻抗參數成像數據采集系統的建立打下基礎. 方法 在分別對單運放VIC、三運放VIC和由儀表放大器構成的VIC的工作原理進行了分析的基礎上，根據各自的要求建立了這3個VIC，并在不同頻率點進行了測量. 結果 在低頻端，基于儀表放大器的VIC具有極高的輸出阻抗和很低的噪聲水平，在高頻時只有三運放VIC性能能接近要求. 結論 在電阻抗參數成像數據采集系統中應采用三運放VIC.
Keywords:electrical impedance parameter tomography;volt-age-to-current converter;output impedance;in-strumentation amplifier
Abstract:AIM To find out a voltage to current converter（VIC）with an output impedance of up than2MΩand a pre-cision of0.1%at bandwidth of2～380kHz for data acquisi-tion system of electrical impedance parameter tomography.
METHODS Based on the analysis of the working principle，three types of VIC were built and the noise level as well as the output impedance at several frequencies was measured.RESULTS Though the noise level of VIC based on instru-mentation amplifier was lower，it also had very high output impedance at lower frequency.But the one，which had the highest output impedance and might meet the needs at high frequency possibly，was three operation amplifiers based VIC.CONCLUSION The VIC based on three operation am-plifiers should be chosen for data acquisition system in EIPT.
0 引言
在EIT技術中，由于驅動及測量都要借助于皮膚直接相連的電極來實現［1］ ，電極與皮膚間往往存在著比所測量阻抗大得多的電極-皮膚接觸阻抗［2］ .為盡量減小接觸阻抗的影響，通常采用四電極法，通過一對驅動電極向目標注入電流，再測量另一對測量電極上的響應電壓，從而估計兩測量電極間的阻抗.由于這種方法以電流驅動方式工作，工作中需要提供恒定的電流源，而常規的信號發生器產生的往往都是頻率和幅度穩定的電壓信號，因而必須采用能將電壓信號轉換成電流信號的電壓-電流轉換器（voltage-to-current converter，VIC）.我們探尋一種能夠用于電阻抗參數成像（electrical impedance parameter tomography，EIPT）數據采集系統［3］ 的VI轉換電路.
1 材料和方法
由于我們目前的EIPT數據采集系統工作頻率在2～380kHz間，要求恒流源在這一頻帶范圍內具有2MΩ以上的等效輸出阻抗和0.1%以上精度.為此分別設計了3種VI轉換電路:
1.1 單運放VI轉換電路［4］ 當輸入端有正電壓信號輸入時，電流分配如Fig1所示.在不計運放輸入偏置電流的情況下輸出電流的一般方程為:I out =（1+R1 A-R 1 A CR1 +R2 ） Ri +（A+AC ） R4（1+R1 A-R1 AC
R1 +R2 ）［R3 Ri +R4 Ri +（R3 +R4 +Ri ）RL ］-（A+AC ）R3 RL Vin
（1）等效輸出電阻為:Re =［R1 +R2 +（A-AC ）R1A+AC ］（R3 Ri +R4 Ri ）［R1 +R2 +（A-AC ）R1A+AC ］（Ri +R3 +R4 ）-R1 R3 -R2 R3
（2）這里A為運放的開環差模增益，Ac為運放的開環共模增益的一半.在滿足A>>1，Ac
可見該電路輸入電壓與輸出電流成近似成線性關系，當負載增大時輸出的非線性增大.電路等效輸出阻抗的大小不僅與運放的開環差模增益和電阻的匹配公差有關，往往更多地取決于電阻R3 和R4 阻值的大小.理想情況下Re =R3 +R4 ，阻抗值有限.
1.2 三運放VI轉換電路［4］ 為克服單運放VIC線性度差的缺點而采取的改進電路在反饋回路中采用輸入阻抗極高的電壓跟隨器來降低反饋電流，保證輸出電流Iout 與流經電流調節電阻Ri 的電流Ii 相等（Fig2）.在滿足R2 R4 =R3 R5 的理想情況下，其輸出電流與輸入電壓成正比關系，因而具有良好的線性和很高的輸出阻抗.在3個運放的性能一致的情況下，輸出電流的一般方程為:
圖1 略
圖2 略
1.3 用儀表放大器構成的VI轉換電路 上面的兩種電路的共同特點之一是都需要匹配精度極高的電阻，例如在三運放VIC中，在忽略其他影響因素的情況下，R 2 、R3 、R 4 和R 5 間的匹配公差要小于0.024%才能保證Re 與Ri 間的比值達到1000，這在頻率較高時對器件的要求十分嚴格.為此我們設計了Fig3所示的VI轉換電路.這種結構的儀表放大器的開環增益分兩部分，輸入級的三極管提供5000倍的增益，輸出級的放大器的增益為40000倍，因而可提供高達2×108 倍的開環增益.閉環時的增益主要由RG 和RS 的阻值決定［5］ .在采用Fig3所示的連接時，由于儀表放大器的輸入級采用了輸入阻抗極高的場效應管，輸入電流極低，因而等效輸出阻抗為: Re =1+A+0.5AAC1+AAC Ri
（5）輸出電流的一般方程為:Iout =20RS （1+β）R G β（RL +Ri +ARi +（RL +Ri 2）AAC ） Vin
（6）其中β為儀用放大器前級三極管的放大倍數.可以看出該結構不僅對電阻匹配情況沒有要求，等效輸出阻抗與電路的閉環增益也無關，因而可降低其閉環增益來獲取較寬的帶寬.但該電路的一個突出缺點是對儀表放大器的共模放大倍數極為敏感.
圖3 略
2 結果
為近一步比較，我們采用增益帶寬為120MHz的運放AD829和精度為萬分之一的精密電阻構成前兩種VIC電路，以寬帶儀表放大器AMP-05為基礎構成第3種VIC，各VIC的電流調整電阻均為2kΩ，第1種電路中R1 和R2 分別取2MΩ和4MΩ，第2種電路中R1 ～R5 取10kΩ，第3種電路中R G 和RS 分別取5kΩ和100kΩ.電阻引線采用寬線且控制在最短的程度.在工作頻率分別為2kHz，40kHz，100kHz，200kHz和400kHz5種頻率下，測量輸出電壓隨負載電阻的變化情況，從而估算相應的等效輸出阻抗（Tab1）.
表1 VI轉換電路的噪聲水平及不同工作頻率下的輸出阻抗 略
3 討論
從原理的分析中可以看出這3種VIC的優缺點:單運放VIC結構相對簡單，所用元件不多，內部產生的白噪聲水平也相應低一些.但對運放的開環增益要求都較高，對外接電阻匹配狀況的要求嚴格.三運放VIC的優點是對運放的共模抑制比要求不高，輸出線性度較高，但要求運放在通帶范圍內有很高的開環增益，外接電阻匹配狀況的要求也非常嚴格.此外，由于這種結構所用元件較多，其噪聲水平相對較高，電路穩定性相對較差.采用儀表放大器構成的VIC的優點是對外接電阻沒有過高的要求，線性度很高，但對儀放的共模抑制能力要求極高.
通過Tab1的測量結果也可以看出，儀表放大器構成的VIC在低頻時具有極高的輸出阻抗，噪聲水平也是3種電路中最低的，但隨著頻率的增加，其輸出阻抗急劇下降，當頻率大于100kHz時已不能采用.單運放VIC的噪聲水平相對也較低，但頻率大于200kHz時輸出阻抗已相對較小.方法二的輸出阻抗在400kHz時仍能達到1.5MΩ，是3種電路中阻抗特性最好的，但其噪聲水平也最高.
綜上所述，由于電阻抗參數成像數據采集系統不僅對輸出信號的噪聲水平要求較高還要求有足夠寬的工作頻率，只有在測量級引入有效的抗噪措施并采用三運放VIC才有可能達到要求.
參考文獻
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電壓比較器范文4
【關鍵詞】帶隙比較器；溫度高階補償；正反饋；遲滯
1.引言
隨著集成電路技術的發展，電池供電的便攜式電子產品得到了廣泛的應用，其對電源控制芯片的穩定性、開關頻率、功耗等方面的要求也越來越高，以保證其在帶能源電壓波動的情況下能安全可靠的工作。
電源芯片在上電啟動時，電源會通過輸入端的等效電阻和電容對其充電，直至電壓上升到所設計的開啟電壓時電路開始工作。開啟瞬間，若系統負載電流較大，有可能把電路兩端的電壓拉到開啟電壓以下，出現一啟動就關斷的情況。為保證電路啟動后能進入正常工作狀態并穩定工作，也為了保證電路工作時電源電壓的波動不會對整個電路和系統造成損害，通常需使用欠壓鎖定電路（Under Voltage Lock Out，UVLO），對電源電壓進行監控和鎖定。當電源電壓低于設定值時，欠壓鎖存電路關斷芯片中的其他模塊，防止系統崩潰。這已成為現代電源芯片設計的一個趨勢。然而許多用于電源控制芯片的欠壓鎖定電路需要基準電壓源和比較器，使電路比較復雜且增加了功耗，啟動電流較大，響應速度不夠快，不利于有效地實現芯片保護功能[1]。
針對傳統UVLO的不足，許多文獻提出了不需要額外基準電壓源和額外比較器的UVLO[1-4]。其中，文獻[1，2，3]采用了帶隙比較器電路，實現了電路簡單、系統響應速度快以及溫漂小等優點的UVLO。本文在延續帶隙比較器的基礎上，引入比較器的正反饋機制和帶隙電壓的溫度高階補償，從而實現了響應速度更快、溫度特性更好的UVLO。
2.欠壓鎖定電路工作原理
欠壓鎖定電路的基本原理如圖1所示，電路包括采樣電路、比較器、輸出緩沖器和反饋回路。VDD為待檢測的電源電壓，電阻R1，R2，R3組成對VDD的采樣電路，實現對VDD的采樣；MOS管N1，N2，P1和P2構成比較器電路，對采樣電壓與基準電壓進行比較，并輸出比較結果；反相器INV為邏輯校正和緩沖電路，可對比較器的輸出波形進行整形和緩沖，并提高電路的負載能力；PMOS開關管P3構成正反饋回路，可實現電路的遲滯功能，防止電路在閾值附近震蕩，提高了系統的穩定性。調整電阻R1，R2，R3和比較電壓VREF的大小可實現不同的閾值點和遲滯量的VDD欠壓保護功能。
如圖1所示的傳統欠壓鎖定電路，雖然電路結構簡單，但響應速度跟不上，功耗也較大，更重要的是這種電路需要帶隙基準參考電壓源和額外比較器，使得電路龐大而成本較高。
因此，本文提出一種基于CSMC 0.5um BCD工藝的UVLO電路，在不使用額外基準電壓源和比較器以及復雜數字邏輯的情況下，進一步引入正反饋機制和溫度高階補償，可實現電路結構簡單、高反應速度、低溫度敏感性和精準的門限電壓。同時，占用版圖面積小、功耗較低。
3.改進的欠壓鎖定電路
針對UVLO電路須具備反應速度靈敏、門限電壓穩定，遲滯區間合理，溫度漂移較低等特點，改進的欠壓鎖定電路如圖2所示。
晶體管Q1和Q2以及電阻RP和Rnwell利用了帶隙基準原理組成的比較器，有些文獻也把這種比較器稱為帶隙基準比較器[5]。文獻[2]給出了該比較器結構，但其帶隙電壓只有一階溫度補償，所以其溫度特性還不夠好。MOS管P1，P2為有源負載，P1，P2，P3，P4和Q3，Q4構成鏡像管，P5，P6對鏡像電流引入正反饋機制，可使比較器的靈敏度增強。R1，R2，R3，R4和P8構成分壓網絡。P7，N1，Q5對比較器輸出進行波形整形，使其有更快的響應速度。反相器INV1，INV2為緩沖器，對輸出結果進行緩沖和波形整形。其中，電阻RP、Rnwell，P8，P5，P6以及P7，N1，Q5的作用下面將詳細介紹。
3.1 帶隙電壓的溫度高階補償
首先帶隙比較器的比較電壓為帶隙電壓，即實現的是采樣電壓與帶隙比較器產生的帶隙電壓VBGR的比較。由于采樣電路由電阻分壓網絡構成，而分壓網絡的電阻采用同一溫度系數的電阻構成，所以采樣電壓應該與電源電壓VCC成比例，而與溫度無關。所以要使UVLO有溫漂小，門限電壓穩定，就應使帶隙比較器產生的帶隙電壓具有低的溫度敏感性。
根據文獻[6]，帶隙電壓可寫為：
（1）
而且雙極性三極管的基極-射極電壓VBE可寫為：
（2）
兩個不同溫度系數的電阻比值可寫為：
（3）
由于（3）式中K1、K2、T0、R1（T0）和R2（T0）都為常數，所以（3）式也可以寫為：
（4）
根據文獻[6]，不同材料電阻的溫度系數正負差異越大，曲率補償效果就越好。由于基極-射極電壓VBE為負溫系數，所以R2/R1要為正溫系數。所以電阻R2的溫度系數要大于R1的溫度系數。在CSMC 0.5uM BCD工藝中，高阻多晶電阻和低壓N阱電阻的溫度系數分別為-3047 ppm/℃和+5025 ppm/℃，故采用這兩種電阻來設計，理論上能夠實現效果較好的曲率補償。
把（4）式，（2）式代入（1）式，可得：
（5）
由于帶隙電壓VBGR是由一正溫系數的多項式加上一負溫系數的多項式，進而使得VBGR溫度特性的多項式的系數被減弱或抵消，所以從理論上講，我們可以通過不斷調整多項式的系數，來實現更好的溫度補償，由于溫度的低次項比高次項影響較大，所以可以在保證室溫下一階溫度系數為零的情況，進行系數的調整，實現帶隙電壓更好的溫度特性曲線。該過程可用matlab等數學軟件或spectre等電路仿真軟件來模擬。
至此，實現了UVLO的低溫度敏感性和閾值電壓穩定性，所以，只要再對UVLO的響應速度進行提速，就能得到響應速度靈敏、門限電壓穩定，遲滯區間合理，溫度漂移較低等特點的UVLO。
3.2 改進的UVLO工作原理分析
許多文獻已經對帶隙比較器進行了定量分析，這里就不再贅述，具體可參考文獻[2]，比較文獻[2]所提出的UVLO電路結構和本文所提出的電路結構，發現兩種電路工作原理是一樣的，本文只是在文獻[2]比較器基礎上，引入正反饋機制，使比較器有更高的響應速度。所以工作原理相同之處也不再贅述，這里只對正反饋機制進行分析。
假設流過P3管的電流為I1，流過P4管的電流為I2，其中，P3，P4，P5和P6的寬長比為W/L，而P1，P2的寬長比為2（W/L）。由圖2可得：
（6）
（7）
（6）式減（7）式，可得：
（8）
下面分析VCC由低逐漸上升時三種情況的正反饋機制的作用。
（1）當VCC低于正常工作電壓時，由文獻[2]可知，IC1＞IC2.由（8）式有，I1＞I2，從而實現了對較小的電流IC2通過正反饋管P6注入一較大的電流I1，對較大的電流IC1通過正反饋管P5注入一較小的電流I2，進而實現I1的進一步增大，I2的進一步減小。再通過Q3，Q4鏡像管，使得Q5更快關斷，P7更快導通。從而實現快速輸出高電平。此時，反饋開關管P9關斷，采樣電壓Vsense為：
（9）
（2）當VCC進一步上升到接近或等于閾值點Von時，IC1=IC2，從而I1=I2。此時，流過P4管的電流I2與流過Q4管的電流I1相等。由于Q3，Q4構成鏡像電流鏡，只要VCE4不等于VCE3，雙極性晶體管的基區寬度調制效應就會起作用，使得VCE4=VCE3=VBE，所以只要調整好VBIAS電位，使得此時，VOUT為VCC/2。再設置反相器INV1中NMOS管的寬長比大于PMOS管，則后級可實現較好的邏輯電平。
（3）當VCC上升到大于閾值點VON時，IC1＜IC2.由（8）式有，I1＜I2，從而實現了對較小的電流IC1通過正反饋管P6注入一較大的電流I2，對較大的電流IC2通過正反饋管P5注入一較小的電流I1，進而實現I2的增量進一步增大，I1的增量進一步減小。再通過Q3，Q4鏡像管，使得Q5更快導通，P7更快關斷。從而實現快速輸出低電平。此時，反饋開關管P9導通，采樣電壓Vsense為：
（10）
由（10）式可知，反饋開關管P9導通，使得Vsense進一步增大，從而避免了電源電壓波動導致UVLO輸出震蕩，提高了系統的穩定性。
由上面分析可得，（9）式所對應的VCC應該為UVLO的開啟電壓Von，而（10）式所對應的VCC應該為欠壓關斷電壓Voff。從而可得：
（11）
（12）
那么，UVLO的遲滯區間為：
（13）
4.電路仿真與分析
用spectre電路仿真軟件，在CSMC 0.5um BCD工藝庫下對UVLO電路進行仿真。上述分析可知，要使UVLO有很好的溫度特性，則帶隙電壓的溫度特性尤其重要，圖3顯示了帶隙比較器產生的帶隙電壓的溫度特性。結果表明，帶隙電壓為1.183V，且在-60～160℃的溫度范圍內，溫度系數為11.1ppm/℃。
為確保UVLO遲滯區間的溫度特性，在此，對UVLO在不同溫度下進行仿真，盡可能把遲滯區間的誤差縮小到最小范圍內，以滿足應用要求。表1是對本文設計的UVLO電路在-60℃，25℃，100℃，160℃下的仿真結果。從表1可得，在25℃時，遲滯區間為1.56V。其他溫度下，最大偏差也不超過0.12V?？梢?，該UVLO可在寬溫度范圍內工作而不失精度。
由以上正反饋機制分析，UVLO電平翻轉與鏡像電流源電流I1，I2的變化速度快慢密切相關，所以對I1，I2，VCC，UVLO進行瞬態仿真。從仿真結果如圖3所示，在16.5us前，I1＞I2.UVLO曲線與電源VCC重合，即輸出高電平。在16.5us（VCC=12.2V）時，I2迅速增大，I1迅速減小為零，UVLO輸出低電平，即VCC大于12.2V時，系統擺脫欠壓狀態。在40us（VCC=10.6V）時，I1迅速增大，I2迅速減小為零，UVLO輸出與VCC重合，即輸出高電平，表明系統又進入欠壓狀態。
5.總結
本文在對基于帶隙基準比較器結構的UVLO進行分析得到，要使UVLO有更低的溫度靈敏度，就要設計更低溫度特性的帶隙基準產生電路，從而對帶隙比較器引入高階溫度補償，進而得到在-60～160℃的溫度范圍內，UVLO的遲滯區間為1.56V，且其最大偏差僅為0.12V。另外，為了讓UVLO有更快的轉換速率，在比較器電路中，引入了正反饋機制，從而使比較器鏡像電流的快速增大和快速減小，進而實現UVLO輸出電平迅速、穩定的轉換。
參考文獻
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作者簡介：
余清華（1987—），男，福建寧化人，碩士研究生，主要研究方向：模擬集成電路設計。
電壓比較器范文5
【關鍵詞】流水線；模數轉換器；比較器；并行結構；校準
1.概述
在目前的集成電路設計領域，模數、數模轉換器是一個十分關鍵的部分，模數轉換器的應用十分廣泛。隨著數字信號處理技術在視頻處理及無線通信等領域的廣泛應用，需要大量的高速、高精度的模數轉換器。對于數?；旌霞呻娐穪碚f，標準的CMOS工藝在成本、功耗和實現的便利性上都是最優的選擇。因此，基于標準CMOS工藝的高速、高精度可嵌入式ADC是近年來的研究熱點。
2.基準電壓源的設計
ADC系統芯片傾向于采用片上集成的電壓基準源，這樣能更好地保證匹配度，同時降低全系統的功耗。本流水線ADC中需要四個參考電平：輸入高參考電壓(Vreft)，輸入低參考電壓(Vrefb)，輸入共模電壓(Vinref)，輸出共模電壓(Voref)。參考電平的誤差會疊加到比較器的失真上，會降低系統的精度。但是在采用了冗余量化和數字糾錯技術的流水線ADC中，對于比較器閾值的要求放松了，因此基準電壓的產生通?？梢钥恳粋€版圖對稱分布的電阻鏈(Resistor String)實現。在開關電容實現的MDAC中，基準電壓需要反復地對容性負載充電，且必須在半個時鐘周期時間內穩定。這要求參考電壓必須有驅動緩沖級，并且有滿足精度和穩定時間要求的高增益。
高精度基準電壓源電路主要由以下幾個子電路構成：核心基準電路，啟動電路，電平移位電路、電壓電流轉換器等。下面將分別介紹。
2.1 Bandgap的設計
圖1(a)是帶隙基準源(Bandgap Reference)的原理示意圖[1]。PN結二極管的電壓降為，其溫度系數在室溫時大約為，而熱電壓()在室溫時的溫度系數為，將乘以常數K，并和相加，可得輸出電壓為：
(2.1)
將2.1式對溫度T微分，并在室溫下等于零，就可求得K，它可以使得的溫度系數在理論上為0。
圖1(b)是目前常用的CMOS帶隙電壓基準源。圖中運算放大器的作用是使電路處于深度負反饋狀態，、、是由N阱和P襯底形成的寄生縱向雙極結型場效應晶體管(BJT)。在基準電路穩定輸出時，
(2.2)
(2.3)
由上兩式可得：
(2.4)
由于實際的運放存在一定的失調電壓，所以實際輸出電壓為
(2.5)
由2.5式可得，運放的失調電壓會導致相當大的基準輸出電壓誤差。運放的失調電壓除了包括自身的失調外，還包含了電源電壓變化引起的、工藝不匹配引起的及溫度引起的失調，其中自身的失調起主要作用。所以在大多數帶隙基準源電路中，一般采用低失調運放作為反饋運放。
圖1(b)所示的帶隙基準源結構能輸出比較精確的電壓，缺點是對運放失調比較敏感。
本文基于溫度補償設計了圖2所示的CMOS帶隙基準電壓源電路。其中運放為高增益低失調的折疊式共源共柵(Cascode)運放，如圖3所示。
Q1和Q2、Q3和Q4組成級聯二極管，其中Q1和Q2的發射區面積相等，Q2的發射區有效面積為Q3的8倍，Q3和Q4的發射區面積相等，目的是減小運放的失調對帶隙基準輸出電壓精度的影響。
電阻、的阻值相等，用于限流。參考源的輸出采用負反饋結構，目的是為了提高電源抑制比(PSRR)。
為了防止電路的無限期關斷，需要增加一個啟動電路。圖中，電容C、PMOS管P0、NMOS管N0和N1組成了帶隙基準的啟動電路[2]。
其中，運算放大器的電路圖如圖3所示。
2.2 仿真結果
從圖4中可以看出，在2.5V電源電壓，TSMC 0.25um CMOS工藝下，TT工藝角(corner)，仿真結果表明，輸出電壓的溫度系數(TC)小于20。在其他corner情況下，溫度系數均在30之下?？蓾M足本系統的要求。
2.3 電平移位電路
本設計所用電路所需參考電壓見表1。
因此，除了已經產生的帶隙基準電壓，還需要產生上述幾個電壓。因此就需要一個電平移位電路來實現，最簡單的方法就是通過電阻分壓來實現，具體的電路如圖5所示。
反饋電路的建立使節點N1跟隨帶隙電壓，因此差分電壓輸出為：
(2.6)
從上式可以看出，電壓的大小是由電阻的比例決定的。在本工藝中，電阻可以達到很精確的比例。在高分辨率PipelineADC中，多級電容使參考電壓的容性負載很大。因此參考電壓必須要有緩沖器作為驅動，并且緩沖器的輸出阻抗要很小。
參考電壓輸出后須與負載電路相接，需要有緩沖器將它們隔離并驅動負載。在ADC中，負載一般是電容，緩沖器的速度由負載電容的充放電速度要求來確定。緩沖器可以使用兩級運放來實現。
2.4 電壓電流轉換器
帶隙基準產生的參考電壓通過單位增益的緩沖器和外部精密的電阻就可以產生精密的電流源了。考慮到外部電阻難以估計的寄生電容、電感以及封裝的影響，緩沖器應該以跟隨器的形式來保證穩定。圖6是電壓電流轉換的拓撲結構。
3.高速比較器的設計
3.1 概述
如果采用全并行結構，對比較器的要求將會十分高，要實現10位精度的話，需要的最小精度為，這樣就對比較器的結構和性能提出了很高的要求。
而采用流水線結構的話，通過采用冗余量化和數字糾錯技術，對于比較器閾值的要求放松了。每級的SubADC中，比較器的，這樣就對比較器的要求大大降低了。
為了減小比較器失調的影響，采用每級1.5bit精度的流水線，用兩個比較器實現1.5bit精度，兩個比較器的輸出是00﹑01﹑10三種狀態之一，所以該級的Bit數就是log23=1.5Bit。
設ADC模擬輸入的范圍為，圖7是差分結構1.5bit比較器的結構示意圖，考察E位與輸入的關系：
電壓余量是本級的模擬輸入與本級的數字碼對應的DAC電壓之間的差。
“00”對應的DAC電壓是，所以輸入信號電壓在范圍的電壓余量是，對應的曲線就是圖3.8(b)中左邊的一段45°斜線。
“01”對應DAC電壓是0，對應的電壓余量就是，對應的曲線是圖3.8(b)中間的45°斜線。
“11”對應DAC電壓是，所以的電壓余量是，對應的曲線是圖8(b)右邊的那段45°斜線。
3.2 比較器的結構
ADC對比較器的要求多為：高速、高精度、低輸入電容、低回踢噪聲(kickback noise)等等，失調消除技術為關鍵技術[3]。但是一般情況下，電路結構較復雜。
在流水線模數轉換器中由于數字校正技術的使用，對精度的要求降低了，高速成為對比較器的主要要求。目前流水線模數轉換器中常用的比較器結構可分為電荷分配型比較器[4][5]和動態比較器[6][7]。
設計中一種常用的高速比較器為預放大器加鎖存電路(Preamp+Latch)的結構，但是此種類型比較器不能提供內置可調翻轉點，因此需要外加電路提供合理的偏轉點。在每級1.5位的結構中，子模數轉換器的閾值點為+和-。由于工藝上實現的電阻匹配的精確度太低，因此電阻串分壓提供閾值點的結構并不常見。相對而言，工藝上的電容具有良好的匹配度，使用電容提供閾值點的比較器通常稱為電荷分配比較器，其結構如圖8所示。
電荷分配型比較器通常具有高速和低回踢噪聲的優點，但是由于使用了預放大器而引入了靜態功耗，因而具有較大的功耗，而且電路需使用雙向時鐘。
3.3 本設計中的比較器
本設計采用動態比較器。動態比較器具有結構簡單、功耗小、而且可以內置可調翻轉點的特點。
如圖9所示為動態比較器的原理圖及等效電路。工作過程如下：當Latch為低電平的時候，M9管和M12管導通，M7和M8截止，同時使和被拉到高電平，這時比較器處于置位狀態，從電源到地之間沒有電流通路。
當Latch為高電平時，比較器開始工作。這時M7和M8開始導通，同時M5和M6也導通并處于飽和狀態，并將放大它們的源端電壓差。比較器將根據工作在線性區的NMOS管的等效電阻值來確定和的最終值。位于底部的四個晶體管M1，M2，M3，M4都工作在線性區，它們的作用等效于可變電阻。如果電導小于，流過左邊支路的電流要比流過右邊的大，因此左邊的輸出電容將比右邊的電容放電速度更快，即比減小的速度快，當減小到小于時，M6將關斷使得VDD全給右邊的電容充電，最終上升到高電平且降低到低電平。然后，、經過一個RS鎖存器可以得到理想的數字電平。
(3.1)
(3.2)
當等于時所對應的值就是比較器的閾值電壓。從上面兩個公式中可以得到：
(3.11)
其中，，。
因此，可以通過控制工作在線性區器件的寬長比來得到想要的閾值電壓。
圖10是比較器仿真結果圖。結果顯示在2.5V電源電壓，TSMC 0.25um CMOS工藝下，溫度25℃，TT工藝角(corner)，比較器的穩定時間為485ps，延遲時間200ps，失調誤差為45.12mV，由于工藝失配產生的失調仍有待進行蒙特卡洛分析。由仿真結果可以看出，比較器失調誤差45.12mV
4.運算放大器的設計
4.1 運放結構的選擇
常用的高速高增益放大器有如下形式：兩級運放(Two Stage)、套筒式(Telescopic)以及折疊式(Folded-Cascode)。
兩級運放次主極點的大小與負載電容成反比，而在采樣保持電路中，運放的負載往往較大，因而，次主極點較小，這就限制了整個運放的增益帶寬積，限制了運放的速度，因而在很少采用這種結構。
圖11分別給出了套筒式、折疊式兩種放大器結構。
套筒式運放的優點是功耗較低，頻率特性好，具有較高的直流增益和單位增益帶寬積[8]。此外由于所用管子數少，該電路具有小的芯片面積。但是該電路缺點是輸入共模范圍和輸出擺幅都較小。折疊式的優點是可以同時實現高帶寬、高增益和相對套筒式結構而言的高輸出擺幅，因而較多的被采用。但是該電路還是存在一些缺點[9]：如功耗較大。
4.2 共模反饋
對于全差分結構的運放，共模反饋電路(CMFB)是運算放大器中必不可少的部分。常用的CMFB電路有連續時間型和開關電容型(SC-CMFB)兩種，如圖12所示。這兩種電路都會增加放大器的容性負載，降低主極點的位置，從而降低電路的速度。
連續時間型的共模反饋如圖12所示。由于兩個PMOS管尾電流的存在，以及輸入P管的閾值電壓的影響，輸出擺幅會受到限制。同時，出于共模反饋電路穩定性考慮，需要升高與N1的柵極相對應的極點位置，這需要大的電流，因而增加了功耗。
為了解決連續型共模反饋電路輸出擺幅較小的限制，可以采用開關電容型共模反饋[10]，因為這種結構由無源器件電容組成，不會限制擺幅。但是缺點是：由于電路中有MOS管構成的開關，當這些開關截止的時候，由于溝道電荷注入等因素的影響，會有額外的電荷加到電容上，從而影響共模反饋電壓。
本設計采用開關電容型共模反饋。
4.3 本設計中的運放
本設計主放大器采用折疊套筒式結構，輔助放大器采用電流型結構，如圖13所示。
為了達到高的直流增益，需要使用增益自舉技術[11](gain boost)，如圖14所示。其原理較為簡單，主要就是通過輔助放大器(auxiliary amplifier)A使M1的柵源電壓相對固定，M1的跨導由gm提高(A+1)gm，整個電路輸出電阻相應提高(A+1)倍。
采用這種結構需要注意的一點是，放大器中引入一個零極點對(pole-zero doublet)，這個問題在[12]中討論過，文中提到如果下式成立：
(4.1)
那么可以保證零極點對不對主放大器的速度造成影響，又可以使反饋穩定。其中，是主放大器的增益帶寬積，是輔助放大器的增益帶寬積，是主放大器的次主極點。
如圖15所示是兩種簡單輔助放大器的結構：電壓型和電流型。這兩個均用在P管上，N管的未畫出。
為了提高輸出擺幅，采用開關電容型共模反饋。共模反饋的輸入選擇M3、M4的柵極。這樣相對于M9、M10的柵極，可以使共模反饋環路中放大器的增益更大。相對于選M0的柵極，這可以使共模反饋環路少一個極點。
仿真結果表明，該放大器在2.5V電源電壓，2pF電容負載下，增益帶寬積為931MHz，直流增益為96dB，相位裕度為69°，主放大器尾電流為3mA。滿足系統對放大器的要求。
5.開關電容電路的設計
由上文的介紹可以看出，開關電容電路是流水線ADC中的重要電路結構，它是實現采樣保持和模擬減法、余量倍增等ADC核心功能的模塊。因此，本論文單獨列出一節討論開關電容電路的設計實現。
5.1 基本原理
CMOS工藝中，電容比值的精度要遠高于電阻或電容的絕對值。通過版圖的精心設計，可以達到0.1%的精度。而開關電容電路處理信號的精度與電容的比值的精度成比例，因此，開關電容電路在集成電路中獲得了廣泛的應用。
開關電容電路的主要優點[13]是：
（1）與CMOS工藝兼容；
（2）良好的電壓線性度；
（3）高精度的時間常數；
（4）良好的溫度特性。
開關電容電路的主要缺點是：
（1）存在時鐘饋通效應；
（2）信號的帶寬必須小于時鐘頻率；
（3）需要雙相不交疊的時鐘信號。
ADC的功能是將連續時間的模擬信號變成數字信號。從電路的實現上來考慮，比較理想的方法是在進行模擬幅值的量化前，先將連續時間模擬信號離散化，成為離散時間的模擬信號。這就需要在系統的最前端加上采樣保持電路(Sample/Hold)。
采樣保持電路本身也是由開關電容電路實現的。開關電容電路在幅值上是連續的而在時間上是離散的。通過將模擬信號離散化再由開關電容電路做逐級量化處理，不僅在精度上可以有較高的保證，而且相對直接處理連續時間信號也節省了功耗。
5.2 采樣保持電路
由于采樣保持電路通常是第一個模塊，它的精度和速度就決定了整個ADC的最高精度和速度。后續電路的輸入即是第一級電路的輸出，因此對后續電路的要求比第一級的要低一些。
采樣保持電路的功能為對輸入信號采樣并在一定時間內使輸出端保持該值。通常采樣發生在單位時間間隔內，采樣率或者時鐘頻率就由此時間決定。采樣保持電路的工作狀態可以分為采樣階段和保持階段(或建立階段)。保持階段的輸出值就是采樣到的瞬時值。在采樣階段，輸出可以跟隨輸入變化(通常稱為Track)，也可以被重置為一個固定的值(稱為Sample)。通常文獻中對二者無嚴格區分。
采樣保持電路在采樣周期時，對輸入的模擬信號準確采樣；在保持周期時，將采樣結果保持一段時間。對后續電路來說，它們的輸入僅是直流電壓值，這就大大降低了整個系統對后續電路的帶寬要求。采樣保持電路的速度和精度決定了整個模數轉換器的速度和精度。
實際中采樣保持電路結構常采用全差分結構和下極板采樣技術，常用的有電容翻轉式結構和電荷轉移型結構，如圖16所示。
電容翻轉式結構如圖16(a)所示。其具有高的速度、低的功耗和低的噪聲，采樣電容和保持電容采用同一個電容，因此沒有采樣電容和保持電容之間的匹配問題。但是其信號輸入共模范圍會受運放的影響而較小。
電荷轉移型結構如圖16(b)所示。在采樣過程中的共模電荷在保持階段仍保存在輸入采樣電容C1上，因此其信號的輸入共模電平不影響運放的工作，其范圍可以很大，而且C2隔離了放大器輸入共模電平和輸出共模電平，可以分別通過Vcmi和Vcmo來調整。
本設計采用了電容翻轉式采樣保持電路結構，圖17(a)所示，其時序圖如圖17所示。該電路工作在采樣和保持兩個相。
采樣相，clk1、clk1p、clk1pp為高電平，clk2為低電平，此時C上的電壓跟蹤輸入信號的電壓值，采用clk1pp是為了減小開關M2和M3的溝道電荷注入引起的運放失調，使運放正負輸入端電荷相等。
保持相，clk1、clk1p、clk1pp為低電平，clk2為高電平，下級板接至運放的輸出端，產生正負輸出電平。
此外，本設計中采樣保持電路和MDAC電路的采樣開關均采用了柵壓自舉開關。
為了驗證采樣保持電路的性能，需對電路進行靜態和動態仿真。
圖18是S/H電路的采樣測試波形，其兩輸入電壓為相差180度的一對正弦波，采樣頻率為100MHz。
從上圖可知，采樣的時間點和保持輸出之間有一段建立時間，但是在保持階段，輸出可以在要求的時間到達所要求的精度。這表明此采樣保持電路在100MHz采樣頻率下可以正常工作。
5.3 MDAC電路
1.5位/級的流水線模數轉換器的每一級流水線模塊需要實現兩倍增益的采樣保持以及與子模數轉換器輸出相減的功能。在開關電容電路中，這樣的功能可以用圖19的全差分結構實現。其中由clk1控制的開關采用柵壓自舉開關。
該電路的工作可由下式表示：
(5.1)
由上式可知，增益值由和兩個電容決定，而是由子數模轉換電路決定。
余量增益功能與減法的實現電路類似電荷轉移型采樣保持電路。在采樣周期時，電容和采樣前一級輸入信號，在下一個周期數模轉換器的輸出加在采樣電容的底極板，同時也接到運放的反饋通路中，根據電荷轉移原理，在這個周期中實現了兩倍增益和減法的功能。
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電壓比較器范文6
因此，本文介紹一種鋰離子電池保護電路，可以對鋰離子電池提供過充電、過放電、過流及0V充電和0V充電判斷保護，并用1.2μm n阱CMOS工藝實現。
工作原理
圖1為鋰離子電池保護電路的典型應用電路。兩外接的MOS管（FET1、FET2）一般集成在另外一塊芯片上，相當于兩個開關，控制外電路的輸入（充電時）和電池的功率輸出。
其基本工作原理如下：
1.正常狀態 在一般情況下，從電池向負載的放電和從充電器向電池的充電是自由進行的。因此，用于放電控制的FET1和充電控制的FET2均處于導通狀態。
2.過流保護 當放電電流過大時，用于放電控制的FET1斷開，禁止電池向負載放電，藉以執行過放電電流保護功能。過電流保護功能也利于保護電池組在運輸過程中的安全。
保護電路檢測VM的電壓，一旦它大于電流檢測電壓（VIOV和VSHORT），即禁止電池放電。過電流檢測結束后，接通負載，恢復到正常狀態，即可放電。
值得注意的是，保護電路必須提供不同的過放電電流保護延遲時間（tIOV和tSHORT）。當放電電流愈大（如電池輸出端短路時），延遲時間愈短，過放電電流保護功能會馬上啟動，以保護元件不致于損害；而當放電電流較小，接近保護邊緣時，延遲時間會較長以避免過放電電流保護發生誤動作。
3.充電過壓保護 當電池充電至過充電檢測電壓（VCU）時，FET2斷開，禁止來自充電器的電流向電池充電。但是，在過充電檢測工作結束后，電池必須能向負載繼續放電。當電池放電電壓大于過充電遲滯電壓VCL時，過充電保護功能方可解除，FET2導通，重新啟動過充電保護功能。
過充電保護過程中，FET2雖為截止狀態，但放電路徑依然可流過它的寄生二極管，故此時電池仍可放電。
為了提高電池的安全性，并可進行最大限度的充電，過充電檢測電壓的誤差精度要非常高。另外，過充電檢測功能要與脈沖充電相適應，為了防止因干擾引起的誤動作，過充電檢測電路設有延遲時間tCU。
4.放電欠壓保護 在過放電保護功能中，當電池電壓下降到過放電檢測電壓（VDU）時，放電控制FET1關斷，禁止電池向負載放電。之后，如果接通充電器，通過用于FET1的寄生二極管再開始充電，當電池充電電壓大于VDL（過放電遲滯電壓）時，過放電保護功能才能解除，FET1導通，過放電保護功能重新啟動。在過放電保護過程中，即使FET1截止，充電電流可通過其寄生二極管，因此仍可充電。
在過放電保護功能中，為了防止電池電壓過分降低，保護電路的耗電量必須盡量接近零。
另外，一般來言，鋰離子電池有安全電壓下限（2.4~2.7V），其所要求的誤差精度并不如充電電壓精確。為了與脈沖性放電相適應，過放電檢測電路往往也必須有延遲時間tDU，以同時兼顧最大使用電量與過放電保護的要求。
5.充電器檢測功能 若VM腳電壓低于充電器檢測電壓VCHA（當放電欠壓狀態下電池接入充電器時），過放遲滯效應取消；當電池電壓高于等于過放電檢測電壓（VDL），FET1重新導通。
當接入充電器，若VM腳電壓未達到充電器檢測電壓（VCHA），當電壓達到過放電停止電壓（VDU）或更高時，放電欠壓狀態回到正常狀態。
6. 0V電池充電功能 這一狀態是用來實現當電池自放電到0V時給電池再充電。當鋰離子電池接上充電器時，電池電壓大于V0CHA（0V電池充電器起始電壓）或更高時，FET2導通并開始充電。此時，FET1關斷，充電電流通過放電控制FET的寄生二極管；若電池電壓高于等于VDU（過放電停止電壓），電路恢復到正常狀態。
值得注意的是，0V電池充電狀態的檢測比過電流狀態的檢測快，因此，當電池電壓低于V0CHA時，可以對電池進行充電，且此時保護電路不能檢測到過電流狀態。
7. 0V電池充電關斷功能 這一功能是用在電池突然短路時終止再充電的。若電池電壓低于某一電壓時，FET1被固定接到某端電位以禁止充電。若電池電壓為V0INH或更高，則可進行充電。
根據對保護電路的以上分析，其狀態轉換圖如圖2所示。其中BV為電池電壓，VCHA為充電器檢測電壓，V0CHA是0V電池充電器起始電壓。
保護電路的設計
根據保護電路的基本工作原理，鋰離子電池保護電路的內部結構如圖3所示。其中VDD、VSS分別是鋰離子電池的正負極。下面重點介紹部分功能模塊的電路設計。
1.比較器電路 鋰離子電池保護電路的核心是五個比較器（充電器連接檢測比較器、過充電檢測比較器、過放電檢測比較器、過流1檢測比較器和過流2檢測器）。它們均是電壓比較器，均要求低功耗?？紤]到鋰離子電池對過充電、過電流的保護要求較高，充電器連接檢測比較器、過充電檢測比較器和過流1檢測比較器采用四級放大，以滿足對精度的要求。其余的因對精度要求略低，故采用兩級放大。
五個電壓比較器的結構大致相同。圖4是設計的四級放大比較器。
圖4中M1是比較器的開關管，由EN信號控制。當不需要此部分電路工作時，EN為高電平，電路處于STANDBY狀態，這樣就降低了功耗。比較器的參考電壓來自于基準源電路的采樣電壓，精度要求很高。
2.采樣電路和基準源電路 圖5為基準源電路。M1是開關管，控制整個電路的工作狀態。由于鋰離子電池電壓即為整個電路系統的電源，而它會隨著電池內儲存的電能而發生變化（2.3~4.2V），因此采用耗盡管來提供穩定的電流。
MOS管M2、M4和M5組成負反饋基準源。由柵源短接的耗盡管M2作為與電源電壓無關的恒流源，此恒定電流在普通MOS管（M3）上產生恒定的漏源電壓作為參考電壓。
圖6是設計的采樣電路。通過激光修正工藝對所需電阻值進行精確控制。M1是這段電路的開關管，同樣由EN信號控制。另外，M2和M3也是開關管，用來短路部分電阻，改變分壓大小，從而細調電路，滿足精度的要求。B1、B2分別是過充電檢測比較器和過放電比較器的輸入信號，它們都是對電池電壓的采樣。
3.延時電路 延時電路包括振蕩器和觸發器（見圖7）。振蕩器是給整個保護電路提供時間基準的，由七級反相器首尾相接而成，其輸出連接到后面用作時鐘分頻的觸發器（十二級D觸發器）上，從而得到所需的各種延遲時間。它的周期由偏置電路恒流源決定。一旦出現異常狀態，振蕩電路便開始振蕩，然后一個時間周期后，控制信號會使振蕩電路停止工作，以等待下一次異常狀態。T1、T2是狀態檢測電路的控制信號。
4.輸出緩沖級 緩沖級用來提高負載驅動能力。由兩級反相器構成。前一級反相器相對后一級反相器而言MOS管的寬長比（W/L）略小，它只驅動第一級，起到匹配和整形的作用；而第二級的MOS管寬長比（W/L）非常大，是為了能驅動大電流負載。在第一級反相器中加電阻，以調節閾值電壓。
結 論
本文設計的鋰離子電池保護電路，采用1.2μm n阱CMOS工藝，用激光修正技術對電阻值進行精調。在上海貝嶺股份有限公司進行試投片，樣片經測試，結果達到設計要求，表明本設計方案是合理可行的。本設計具有以下特點：
1、具有充電器連接檢測功能、異常充電電池檢測功能，確保了充電器電壓過大時電池的安全。
2、3級過電流檢測電路（過電流1、過電流2、負載短路），提高了防止負載短路的安全性。
