時鐘電路范例6篇

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時鐘電路

時鐘電路范文1

關鍵詞:Hspice;時鐘信號;壓控振蕩器

中圖分類號:TN402文獻標識碼:A文章編號:1009-3044(2010)13-3567-01

A Design of Clock Generation Circuit Based on Hspice

ZHAI Yan-nan

(Aviation University of Air Army, Basic Department, Changchun 130022, China)

Abstract: A clock generation circuit is proposed based on Hspice. The simulation result indicates that the clock of the duty circle is about 30%. In summary, the Hspice soft is very effective and valuable for circuit design.

Key words: Hspice; clock signal; voltage controlled oscillator

1 概述

Hspice是一款商業化通用電路模擬程序,有利于新產品的開發、設計,幫助集成電路設計人員更有效率的將設計思想轉變為產品。為此,本文用Hspice軟件進行時鐘電路的設計。時鐘產生電路一般由RS觸發器構成,產生占空比等于50%的時鐘信號。然而,有些電路,比如電荷泵電路,在使用這種信號時存在電荷泄漏、充放電流失配等不利因素[1-2]。為了解決這些問題,本文設計一個時鐘產生電路。

2 電路設計

2.1 電路圖設計

圖1是本文所設計的時鐘產生電路。它由基準電壓源、電壓放大器、壓控振蕩器和時序電路組成[3],Vce為使能信號?；鶞孰妷涸纯梢援a生對電源電壓不敏感的參考電壓Vref。Vref再經過電壓放大器分壓得到壓控振蕩器的驅動電壓VinVCO。在VinVCO的驅動下,壓控振蕩器產生同頻率、等幅值、初相角不同的周期振蕩信號clk1和clk2。clk1和clk2經過時序電路的整形作用,輸出無交疊時鐘信號clka和clkb。

2.2 編寫網單程序

利用Hspice電路仿真軟件編寫各電路模塊的網單程序,設計時調節網表中器件的寬度和長度,對電路進行多次仿真,觀察輸出波形,得出最佳的器件尺寸。以電壓放大器為例,對電路進行瞬態仿真,仿真溫度為27℃,仿真時間為20μs,Hspice網單程序如下:

.lib 'NEC_05.lib' TT

.lib 'NEC_05.lib' RES

* CDL Netlist:

* Cell Name: voltage souce reference circuit* Global Net Declaration

.GLOBAL gnd vdd

* Parameter Statement

.PARAM

* Sub-Circuit Netlist: * Block: nmos

.subckt nmos D S G ln=0 wn=0

*.NOPIN vdd *.PININFO D:B S:B G:I

MN0 D G S gnd NENH w=wn l=ln

.ends nmos

* Sub-Circuit Netlist: * Block: pmos

.subckt pmos D S G l=0 w=0

*.NOPIN gnd *.PININFO D:B S:B G:I

MP0 S G D vdd PENH w=w l=l

.ends pmos

*Main Circuit Netlist:

* Block: voltage amplifier

*.PININFO vref:I *.PININFO vce:I

*.PININFO vinvco:O

MP1 vdd vref net1 pmos l=45.0u w=2.0u

MP2 net1 vce vinvco pmos l=2.4u w=28.0u

MN1vinvco vinvco gnd nmos l=3.0u w=10.5u

MN2 vinvco vce gnd nmos l=4.0u w=20.0u

*.ends voltage amplifier

.temp 27

v1 Vref gnd 3.810

v2 Vce gnd pwl(0 0 2u 0 2.001u 5 4u 5 4.001u 0)

.TRAN 1n 20u

.options post=2

.end

2.3 模擬仿真

各模塊仿真分析后,對時鐘電路進行整體仿真,仿真環境設定如下:仿真溫度27℃,電源電壓5V,仿真時間為250μs。圖5是截取的一段仿真波形圖,可見電路輸出兩項非交疊時鐘信號clka和clkb,時鐘周期為479.60ns,時鐘頻率為2.085MHZ ,clka占空比為27.43%,clkb占空比為33.76%。時鐘產生電路輸出了穩定的占空比小于50% 的兩項不交疊時鐘,證明了設計思路的正確性。

3 結論

本文采用Hspice設計了一款時鐘產生電路,該電路能產生占空比約為30%的特定時鐘信號?？梢钥闯?利用Hspice設計電路可以優化設計、節省設計時間和設計經費,該軟件具有很高的實用性。

參考文獻:

[1] 袁小云,張瑞智.一種新型電荷泵電路的設計[J].微電子學與計算機,2003(9):69-72.

時鐘電路范文2

關鍵詞：時鐘產生電路；環形振蕩器；PTAT帶隙基準；低功耗

中圖分類號：TN710 文獻標識碼：B 文章編號：1004-373X(2008)02-054-04

A Low Power High Precision Clock Generator for RFID Tag

SHEN Shaowu,CHENG Shiyi,XU Binfu

(College of Physics Science and Technology,Wuhan University,Wuhan,430072,China)オ

Abstract：A high precision CMOS clock generator for UHF RFID tag is described for the requirement of low power and wide work environment.Based on analysis of the factors which affect the output frequency stability,an improved all-CMOS current-starved ring oscillator with a bandgap reference as bias is proposed in paper.Mutual compensation of mobility and threshold voltage effects is used in the all-MOS self PTAT bandgap reference makes frequency varies a little with power supply voltage and temperature.The circuit is implemented in a standard TSMC 0.18 μm CMOS process.Simulation results using HSpice show that PSRR and temperature coefficient of bandgap reference is 59 dB and 12 ppm/℃.The standard output frequency of the clock generator is 320 kHz,the frequency stability is within ±2.5%.when temperature ranging from -10 ℃ to 70 ℃ and supply voltage from 1.2~2 V.The average power dissipation is 4μw.

Keywords：clock generator；ring oscillator;PTAT bandgap reference；low powerオ

1 引言

射頻識別技術是一種基本電磁波原理的無線識別技術，他的基本原理是利用射頻信號和空間耦合傳輸特性，實現對被識別目標的自動識別。射頻識別系統包括電子標簽和閱讀器兩部分，每一部分都有工作的時鐘產生電路。標簽中的時鐘電路是為數字模塊和E2PROM存儲模塊提供基準時鐘。低高頻工作的電子標簽由于頻率較低一般可以直接從載波信號中恢復出時鐘信號，而超高頻標簽由于頻率過高很難直接恢復，所以需要在片內設計獨立的時鐘電路。

本文設計的是一種適用于超高頻電子標簽片內低功耗高精度時鐘電路，他采用全MOS帶隙作偏置，時鐘調節也采用無電阻和電容方案，解決了傳統時鐘電路受電源和溫度變化波動大的問題，有利于芯片集成并縮小版圖面積。

2 標簽時鐘產生電路技術要求

由于電子標簽是一個高集成度低功耗芯片，工作于寬電源電壓及溫度環境下，時鐘精度穩定度高，所以片內時鐘產生電路設計有如下特殊要求：

（1）輸出時鐘頻率恒定，EPC Class-1 Generation-2 標準標簽工作時鐘頻率典型值為320 kHz，輸出時鐘為占空比45%～55%的方波信號\[1\];

（2）時鐘頻率對電源電壓和溫度變化的適應性強，輸出時鐘穩定度為±10%，最大偏差±15%;

（3）工作電壓和功耗低，版圖面積小集成性強，工藝簡單、制造本低;

（4）時鐘啟動時間快，周期穩定性好，時鐘抖動小，適合短時間內多次啟動。

3 時鐘產生電路基本原理

3.1 振蕩器電路原理

時鐘信號是由振蕩器產生一定頻率和幅度及占空比的振蕩波形經整形放大后的方波信號。

RC振蕩器受電源電壓波動影響比較大，且由于電阻電容的存在，占用版圖面積大，張弛振蕩器由于引入電容進行充放電，功耗比較大\[2\]。由于環形振蕩器可以采用純數字CMOS工藝實現，不需要電感元件，能節省大量的芯片面積，且代價低、結構簡化、便于集成，所以在此用CMOS環形振蕩器作為射頻標簽的時鐘主體電路。傳統的環形振蕩器是由多個相同的延遲單元組成的頻率可選擇的反饋環路，環路傳輸函數僅在某一個頻率上滿足Barkhausen判據：|T(w)|≥1且∠T(w)=360°，即環路增益相移為360°處，環路增益的幅度不小于1，這是一個反饋系統能起振的基本條件；對于單端延遲單元，數目應為不少于3的奇數，才能滿足上述條件。

對于基于振蕩器的時鐘電路，相位噪聲和抖動是衡量電路噪聲性能的重要參數，前者是在頻率域衡量其頻譜純度；后者是在時間域衡量振蕩信號過零點的時間不確定性，當振蕩器作時鐘發生器時，一般用抖動來描述電路的噪聲性能。影響時鐘抖動的因素如下：

（1）振蕩幅度

由Razavi模型和Hajimiri模型分析可知\[3\]，其他參數不變的情況下，提高振蕩信號幅度和諧振回路品質因子可以提高振蕩器的相位噪聲。所以振蕩電路末端設計增幅電路來實現振蕩信號的全幅度輸出。

（2）轉換速率

通過研究環型振蕩器的ISF模型\[3\]，可知A=frise/ffall，Ъ刺岣噠竦雌韉納仙沿和下降沿的轉換速率可以提高相位噪聲，而轉換速率和電路功耗成正比，因此電路在提高轉換速率設計的同時折衷考慮功耗的影響。

（3）電源電壓和高頻襯底耦合噪聲：這是由同一芯片上其他電路引起的，設計中在反相器的上下端引入隔離MOS管，是為了提高電路對電源電壓及襯底的抑制，減小輸出波形抖動。

3.3 PTAT帶隙基準原理

由式(3)可以看出，在全擺幅情況下，輸出時鐘頻率隨偏置電流變化，而恒定電流源是由電壓電流轉換電路產生，所以設計一個對電源電壓及溫度變化無關的基準電路對時鐘頻率穩定度的提高尤為關鍵。

傳統帶隙基準采用正溫度系數的雙極型晶體管產生熱電壓VT，外加運算放大器做電壓鉗制。由于三極管工藝限制，在全MOS結構電路中不太精準，且整體電路結構復雜、芯片面積及功耗較大，所以本設計采用一種新型全MOS結構自偏置PTAT帶隙基準電路。他是一種基于MOS管遷移率和閾值電壓的互補償電路，圖1是二極管連接的NMOS管隨溫度變化的I-V掃描圖，由圖1可知在Vgs為800 mV處所有溫度曲線交叉在一點，即此電壓下對應的漏電流Id相同，即零溫度系數點（ZTC）。但是一般情況下流經NMOS管的漏電流很難恒定，所以難以得到零溫度系數點，這里通過曲線遷移，產生一個隨溫度成正比例變化的漏電流，即PTAT電流\[4\]。這樣就可以在低于零溫度系數點對應的Vgs處找到一個電壓，使得溫度變化時，漏電流也相應變化，從而得到一個隨溫度變化獨立的偏置電壓。

3.4 PTAT電流產生

4.3 輸出緩沖電路

輸出緩沖電路完成對前一級的輸出信號放大及整形，同時提供足夠大的電流和電壓驅動后續電路，在時鐘產生電路中，還可以限制振蕩器噪聲基底，避免輸出頻率隨后級負載變化的負載效應發生。本設計用反相器級連和施密特觸發器作整形，多級反相器級連能起到與負載隔離的作用，而且提高了電路帶負載能力。施密特觸發器可將緩慢變化的電壓信號轉變為邊沿陡峭的矩形脈沖，從而得到波形較好的時鐘信號。綜合整形效果和功耗，設計最終用兩級反相器級連作輸出緩沖電路，如圖2中的Mc1～Mc4，為了增大驅動能力，使WP/WN＝2.5～3，Lp=Ln，此時MOS管開關閾值電壓VM為電源電壓的一半，反相器高低容限達最優值。И

5 電路仿真和結果分析

本設計電路通過HSpice仿真，帶隙基準源輸出基準電壓隨電源電壓及溫度變化如圖3所示，由圖3可見，當電源電壓從1.2 V變化到2 V時，溫度從負10 ℃變化到80 ℃時，基準電壓中心值為0.506 V，偏差在0.5 mV以內，溫度系數為12 ppm/℃，電源電壓抑制比為59 dB。其性能優于傳統帶隙基準源。圖4是輸出時鐘頻率電源電壓及溫度特性圖，常溫下1.5 V工作電壓輸出的中心頻率是320 kHz，頻率最大波動10 kHz，最大偏差在2.5%以內，頻率波動的主要原因是振蕩電路電源電壓噪聲和MOS器件隨溫度變化的影響。圖5(a)是本時鐘產生電路的輸出波形，時鐘啟動時間420 ns，經過周期穩定性掃描見圖5 (b)，可以看出時鐘偏差及抖動極小，滿足設計要求。

6 結語

對一種適用于超高頻電子標簽的片內時鐘產生電路進行設計，提出一種全MOS結構的PTAT二極管連接

型的帶隙基準電路作偏置，共用電流源為電流受限型環形振蕩器提供穩恒充放電流的時鐘產生電路。由于其溫度補償和抗電源噪聲設計，輸出時鐘頻率波動小，適用于電源電壓及溫度變化較大的電子標簽使用。全電路用HSpice在TSMC 0.18 μm工藝下仿真顯示頻率在最壞情況下偏差為±2.5%，平均電流為2.6 μA，滿足設計要求。

參考文獻

［1］EPC Globle Inc.Class-1 Generation-2 UHF RFID Protocol for Communications at 860MHz~960MHz.Version 1.2.0.2007:25-33.

［2］趙勝華,陳建安.CMOS集成電路中振蕩器的設計及性能分析\[J\].電子與封裝,2004,4(6):33-36.

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［4］Filanovsky I M.Ahmed Allam.Mutual Compensation of Mobility and Threshold Voltage Temperature Effects with Applications in CMOS Circuits\[J\].IEEE Transactions on Circuits and Systems,2001,48(7):876-884.

［5］Sanz M T,Celma S,Calvo B,et al.Self- cascode SOI Versus Graded-channel SOI MOS Transistors\[J\].IEEE Proc.Circuits Devices Syst.,2006,153(5):461-465.

［6］宋威,方穗明.基于BUFGMUX與DCM的FPGA時鐘電路設計\[J\].現代電子技術,2006,29(2):141-143.[ZK)]

時鐘電路范文3

關鍵詞：LCD 顯示驅動芯片；SRAM 時序電路

中圖分類號：TP331文獻標識碼：A文章編號：1009-3044(2011)07-1644-02

1 緒論

靜態存儲器SRAM(Static Random Access Memory) 的存儲單元被設計為可以自動鎖存數據，不需要每隔一段時間刷新一下cell里面的數據，這樣極大的節省了系統的有效數據帶寬，并且因不需要刷新電路大大降低了設計的復雜度。SRAM存取速度快，性能較高，但是相對DRAM來說，SRAM集成度較低，面積較大，而且靜態功耗也較大，因此常用作CPU里的高性能存儲電路如L2 cache，片內RAM等。SRAM在顯示驅動芯片中主要用來存儲圖像數據，并具有較好的性能。外界對SRAM電路的存取主要有以下三種形式：MPU接口寫SRAM，MPU接口讀SRAM，Display模塊讀SRAM。明顯的，MPU接口與Display讀有可能產生沖突，這時需要一個Arbiter(仲裁電路)電路來裁決以上三個存取過程的優先級。限于篇幅本文只分析MPU寫SRAM的時序。

2 SRAM電路結構與時序分析

2.1 SRAM單元電路與行列選擇電路

圖1所示的經典SRAM六管結構的電路。兩個互補電平的數據線B與NOTB(bit_line)可以互相鎖存對方的數據。WL信號為字選擇線，同屬一行的所有SRAM單元的字線WL(word_line)均連在一起。圖2中wen信號為列選擇信號，在某行的WL信號打開的情況下，將wen信號置為高電平，應可以對某一個SRAM單元進行存取，圖2中的B與NB信號與圖1中的B與NB信號是接在一起的。例如，想要對一個SRAM中的第M行第N列，進行寫操作，通過行譯碼器選擇第M行的WL為高電平，通過列譯碼器將第N列的wen置為高電平，這時數據被寫入第M行第N列的SRAM單元以后WL線關閉，wen線關閉，數據被單元電路鎖存。圖1中SRAM電路有一個潛在的風險就是，當改寫SRAM數據時，這六個管子的驅動能力不同會造成在對數據線進行充放電時，導通電阻分壓會觸發不希望的邏輯狀態。因此，SRAM單元電路每一個管子的尺寸都必須要經過仔細考量，最好選擇有專門提供SRAM的工藝，并在工藝廠商的指導建議下進行單元設計。一個有效的解決辦法體現在了圖2中的預充電電路中，將precharge信號拉低以后，兩條數據線均被充電到高電平。這樣有兩個好處，一個是保證了往SRAM中寫入數據瞬態過程的可靠性，二是在SRAM總線空閑時，保持數據線為固定的高電平狀態會避免很多的誤操作。

2.2 MPU寫SRAM時序分析

實際上，SRAM的讀寫并沒有上面所描述的那么簡單，因為，存儲電壓的建立需要時間，為了保證存儲數據的可靠性，要對SRAM的存取操作建立嚴格的時序。

一個嚴格的MPU接口寫SRAM過程可以用下面所示的圖3來描述，具體過程如下：每來一個寫SRAM的時鐘到來的同時，發出一個mpu_access的信號，讓MPU接口占據數據總線，避免display模塊讀數據時與之產生沖突。因為MPU接口還可能以讀的形式占據數據總線，所以延遲5ns以后發出一個寫請求信號wr_req，這個延遲可以保證，在MPU接口取得總線控制權以后再發出寫請求信號。在mpu_access信號發出10ns以后打開列譯碼器使能信號col_en準備好寫SRAM的地址。此時，列譯碼器產生列選擇信號col_sel選定要寫的列，列地址準備就緒。再將precharge信號拉高，停止對bit_line的充電，bit_line接收數據準備就緒，precharge的高電平建立也需要一段時間，因此，要延遲一段很短的時間比如2ns以后才能發出寫使能信號wen_g。由于precharge，col_sel，wen_g三者做邏輯與的輸出驅動wen信號，也就是說，只有以上三個信號都為高電平1的時候，才會打開MPU接口發過來的數據線與bit_line之間的開關，這時，數據被寫入bit_line，同樣的，bit_line的電壓建立仍然需要一段很短的時間，所以延遲2ns以后再打開WL，一旦word_line打開，這時MPU接口輸出的數據線data，ndata分別通過bit_line數據線B與NB連接到SRAM cell的兩個互相鎖存的反相器，SRAM cell里的數據被改寫。

如果原來SRAM里存儲的是1，則是通過NMOS管對地放電，如果原來SRAM里存儲的是0，則是電源電壓VDD通過PMOS管對SRAM bit cell充電，考慮到互連線與MOS管都存在著寄生電容，所以SRAM cell數據的改寫同樣需要一段時間來建立其所需要的電壓，而所需要的時間由WL打開的時間控制。為了保證寫入數據的可靠性，這里延遲10ns來建立SRAM bit cell的電壓，10ns時間一到，便輸出一個wl_done信號，表示寫入操作已經完成，此時wl_done信號將wr_req信號拉低，寫請求結束。然后，關閉列選擇，釋放總線，重新對bit_line預充電。

3 時序電路設計方法

3.1 寫請求信號的產生與結束

采用觸發器將MPU發過來的寫請求時鐘轉換成SRAM時序電路的寫請求狀態。這個狀態受到wl_down信號的控制，相當于一握手協議，一旦寫操作完成，后面的timing電路會返回一個wl_down,將wr_req清零，也可以通過外部清零信號rst_b對D觸發器的狀態進行清零。delay模塊用于控制wr_req信號滯后于寫時鐘的時間。

3.2 延遲電路設計

為了保證延時時間可控，設計采用NMOS電容與導通電阻構成延遲單元，延遲的大小由外部控制信號ctl控制傳輸門選通與關閉來實現可調節，當不需要延遲時，直接將clr信號拉高，這時延遲電路只相當于buffer的作用。

采用不同的邏輯方法可以實現不同的延時要求，圖6所示是設計中大量采用的延遲電路設計方法，其功能分別用于滯后或延遲輸入信號高電平寬度，低電平寬度，產生固定時間長度的高電平脈沖等等。

圖6 常用的延遲電路設計

除圖6所示的常用延遲電路以外，還可以采用延遲電路，反相器，分別與或非門，與非門，異或，同或等邏輯門組合，可以得到不同功能的延遲電路。采用這種方法設計的延遲電路功能可靠，并且延遲單元可以用寄存器調節延遲大小，即使出現工藝偏差，通過調節也可以保證存取數據的可靠性，在SRAM，SDRAM等存儲電路的設計中經常采用。

4 設計仿真與驗證

本設計在搭建完成的驗證平臺環境上，采用VERA驗證語言編寫TestCase，對電路加輸入激勵，采用Nanosim數模仿真工具仿真驗證電路如圖7所示。

設計結果符合設計要求，數據寫入安全，延時調節有效，達到設計目標。

參考文獻：

[1] Jacob Baker R.CMOS電路設計布局與仿真[M].陳中建,譯.北京:機械工業出版社,2006.

[2] Kuriyama H,Ishigaki Y.A C-Switch cell for low-voltage and high-density SRAM’s[J].IEEE Transactions on electron devices,1998,45(12):2483-2487.

時鐘電路范文4

關鍵詞:LED 研究現狀原理 CPLD

1、國內外研究現狀

近年來, LED大屏幕顯示系統得到廣泛應用。 [1]這種大屏幕LED顯示系統采用了計算機多媒體技術,全同步動態顯示視頻圖像,圖像清晰,亮度高,無拼縫,每種顏色的視頻灰度等級已經由早期的16級灰度上升現在的256灰度,隨著大規模集成電路和專用元器件的發展,256級灰度的全彩LED顯示系統已經開始普及,LED 大屏幕顯示技術得到了前所未有的發展,在短短的 20幾年里就完成了從原來的單色屏、雙色屏到如今的全彩色顯示屏的轉變。目前,LED 彩色顯示屏已經廣泛應用于體育場館、證券交易所等等公共場所。但是,我國在 LED 顯示屏控制系統領域的設計能力還不是很強,很多控制系統還是依靠國外進口。另外,雖然國內某些設計廠家的產品可以完成控制功能,但是并不具備推廣性。所以,當務之急還是要設計出適合自己公司并且可以根據用戶調整的產品的控制系統.

1.1.LED顯示技術的基本原理

從實現刷新的原理上看,可分為掃描型和鎖存型兩種

(1)掃描型

掃描型[2]指顯示屏上16行、8行或4行LDE共用一個驅動寄存器,常稱為16循環、8循環或4循環。在這種系統中,整屏信息的刷新是靠驅動寄存器時分工作實現的。只要每行刷新頻率在50Hz以上,人眼就不會感到閃爍。由于驅動寄存器的時分工作,使得每一個LED有亮度占空比減小,從而導致LED亮度降低。

(2)鎖存型

鎖存型指顯示屏上每一個LED都對應于一個驅動寄存器。即驅動器無需時分工作,每一個LED的亮度占空比均為100%.這樣避免了LED在超額電流狀態下工作。如果用常規驅動IC設計,則復雜且成本高?，F在有了超大規模LED功能驅動IC后,成本已大幅度降低。一般室外屏大多為鎖存型。

1.2.灰度掃描的實現

在高速動態顯示時,LED的發光亮度與掃描周期內的發光時間成正比,所以灰度等級的實現由控制LED的發光時間與掃描周期的比值,即采用調制占空比的辦法來實現。若每幀周期為T,設采用8行掃描方式,每行總選通時間為T/8,將每周期內LED的總發光時間依次調節為01×T/(8×16)2×T/(8×16)……15×T/(8×16),這樣就將LED的發光時間分為16個等級,即實現了16級灰度。灰度掃描的關鍵在于產生由“1”和“0”組成的串行數據流。

2、主要設計思想方法

2.1選擇適當的硬件作為主控板,本課題初步選擇MaxII 系列的芯片。

2.2主控芯片負責產生系統中所需的各種控制信號,并對部分數據進行處理,確保系統中各個模塊正常工作,下面詳細介紹主控芯片所完成的各種控制功能及數據處理功能。

2.3初步設計使用電流的強弱來控制LED顯示屏上的灰度控制,在本設計中我選用DAC 0832 D/A轉換器。

3、實現步驟

3.1.利用VHDL語言實現顯示控制

在本屏幕的設計中,LED的驅動采用掃描驅動,LED的亮度控制采用占空比的形式,因為這在數字電路設計中是很容易實現的,LED的控制器件選用CPLD,它具有很好的組合和時序邏輯功能,能夠完成LED顯示所需要的掃描控制和占空比控制信號。

3.2.屏幕的驅動設計方法如下

3.2.1.掃描分組,LED顯示屏驅動電路多采用掃描的方式實現圖文顯示,有1/4、1/8、1/16等掃描方式,其中每行顯示時間占掃描周期的1/n。只要整屏的刷新速率大于50HZ,利用人眼的視覺暫留效應,可形成一幅完整的畫面。我們就把這n行稱為一組,本設計對應的屏體是1/16掃描方式,以16行為一組。

3.2.2.灰度控制的實現,灰度值發生器的主要功能,是提供與灰度值各bit權值相對應的不同占空比的信號。以8bti灰度值為例,進行說明。用兩片74Lsl61組成8bti計數器,對時鐘信號CKL進行計數,可以得到0一255共計256計數值。當一個時鐘信號CKL的周期為T(頻率為f時,上述計數值對應1T一256T,8bit計數器的各位輸出do一d7的權值分別為l,2,4,8,16,32,64,128。.各種時鐘信號,LDE顯示屏的時序信號分成幀頻、行頻、權值切換頻率、灰度頻率及總線頻率。幀頻(f一般要大于25HZ,人們才‘能夠看到比較連續的畫面,通常人們要求屏幕的頻率達到125HZ左右,行頻f是由掃描分組數確定的,如果掃描分組數為N,則行頻為f?N。

3.3主控芯片的數據處理功能

為了實現圖像的上下左右任意移動,我們對存儲器設置了初始地址,用戶通過液相面板上的按鍵輸入移動的方向及移動的行數或者列數,為了節省主控芯片有限的IO資源,控制液晶的單片機將該初始地址以串行的方式送到主控芯片,并發送一個結束脈沖,表示初始化地址發送完畢。

根據設計分辨率的要求,行初始地址為9 位,列初始為10位,在主控芯片中,構建一個19位的串入并出移位寄存器用來接收初始地址,在結束脈沖到來時,并行輸出。

移位寄存器的結構圖

由移位寄存器的結構圖,在每個時鐘的上升沿,輸入的數據由D觸發器的輸入端D送到輸出端Q,下一個時鐘的上升沿在送到下一級觸發器的輸出端,這些級聯的D觸發器將輸入的數據保存,當結束信號finish脈沖到來時,將所有的串入信號并行輸出.

3.4 D/A轉換器DAC 0832

目前在國內外D/A轉換器的控制性能比較好的系列為 DAC 0832,下面主要介紹一下其結構與性能實現方式。

DAC 0832是美國數據公司的8位雙緩沖D/A轉換器,片內帶有數據鎖存器,可與通常的微處理器直接接口。電路有極好的溫度跟隨性。使用CMOS電流開關和控制邏輯來獲得低功耗和低輸出泄漏電流誤差。[3]其主要技術指標如下:

電流建立時間1μs

單電源+5～+15V

VREF輸入端電壓±25V

分辨率8位

功率耗能200mW

最大電源電壓VDD17V

要使DAC 0832實現一次D/A轉換,可采用以下程序,程序中假設要轉換的數據放在4000H單元中。

MOVBX,4000H

MOVAL,[BX];數據送AL中

MOVDX,PORTA;PORTA為D/A轉換器端口號

OUTDX,AT

總之,選用CPLD作為主控芯片來控制LED顯示屏的灰度是一種不錯的選擇,它發揮了CPLD器件的可編程,易控制,功耗小等優勢。但在存儲器讀周期速率問題上還存在不足,對電源電流比較小的LED顯示屏略顯不足。

參考文獻:

[1]諸昌鈴.LDE顯示屏系統原理及工程技術[M].電子科技大學出版社,2000

[2]張敏、任瓊.LED顯示屏幾種控制電路及比較[J].江漢大學學報,2001,(3)

時鐘電路范文5

【關鍵詞】半橋電路；死區時間；閾值電壓；比較器；正反饋

A kind of automatic detection and setting dead time circuit designing

HUANG Haiping，JIANG Yanfeng

（Microelectronic research center,North China University of Technology,Beijing 100144,China）

Abstract：This paper introduced a kind of controller circuit which can automaticly set dead time.The controller works in this way that compares the voltage difference between gate and source of MOS tube to threshold voltage.The results of comparing each controls another gate in order to guarantee that the half bridge can not be turned on at the same time.The circuit with positive feedback is used here as to speed up the comparison of the response signal.At last,in the perceptual load,here gives the simulation and experiment results of dead time under the threshold voltage of 1.2V.The simulation results was realized by CSMC 0.5μm CMOS technology.the controller circuit is designed simply,and extra dead time need not to be setted up in the driving circuit.

Key words：Half bridge circuit；Dead time；Threshold voltage；Comparator；Positive feedback

1.引言

高效率的DC-DC變換器得到已經廣泛應用，比如手機，個人電腦，通訊設備等。開關的損耗包括：傳導損耗、開關損耗、直通損耗等?？梢酝ㄟ^優化和改善功率管的尺寸和驅動電路來減小前兩者的損耗。為了減小第三種損耗，就必須設法縮短死區時間[1]的大小。死區時間是為了使上下橋臂不會因開關延遲而導致同時開通而設置的一個時間段。因此，死區時間的設置，可以有效消除兩個開關管之間延遲效應，避免直通損壞模塊。如果設置的死區時間較大，電路工作雖然安全可靠，但是會引入輸出波形的失真，從而影響輸出效率；死區時間較小，輸出波形較好，但是降低了電路可靠性，所以死區時間一般為μs級。死區時間的設置如果由定時器或軟件延時產生，會增加定時器或CPU的負擔。死區時間的存在，使占空比調節范圍縮小，降低了變換器動態性能；此外，因為開關器件的關斷時間隨環境溫度、工作電流等因素變化很大，致使死區時間大小不容易掌握。

2.電路設計

2.1 死區時間設置規則

功率MOS管有寄生的二極管，稱為體二極管，其恢復時間與存儲在體二極管內的多余電荷成正比。理論上，在保證電路工作可靠的情況下，死區時間越小越好，設置時間短，體二級管的導通時間就小，則其消耗的功耗也就小。死區時間大時，模塊工作更加可靠，但是體二極管導通時間就大，減小了電路的輸出效率。一般把死區時間的大小設置在4%到一個周期之內，遵循規則如下：

（1）

式（1）中，TD是死區設置時間，Td(off)為開關MOS管的關斷延遲時間，Tf為開關管的下降時間，Td(on)為開關管的開通延遲時間[2]。由于工藝廠商的不同，器件本身結電容放電時間，驅動參數有所不同，實際電路中選擇TD值為2（Td(off)+Tf）。圖1為半橋基本電路結構。

2.2 RC設置的延時電路

在目前的大多數開關電源芯片電路中，設置死區時間的常用方法是：對輸入驅動信號進行一定的延時，使得高電平信號或低電平信號在一個周期時間內不完全重合，然后再與先前驅動信號進行一定的邏輯運算得到所需的死區時間。由此可以得出，延時單元在設置死區時間當中，是一個很重要的環節。典型的RC電路架構如圖2所示。通過設置不同和R值或C值可以得到不同的死區時間。但是設置較大電容C值時，會增加CMOS反向器的柵極的延時，為了減小這個延時的影響，一般選取的電容值較小，而只是通過較大范圍改變電阻R值。

2.3 死區時間控制電路設計

圖3就是控制電路的基本框架圖。半橋電路驅

動的負載為由LCR組成的諧振網絡。諧振阻抗的公式如下：

（2）

所以諧振網絡既可以工作在容性阻抗下，也可以工作在感性阻抗下。

當（3）

驅動負載表現感性。反之，則表現為容性。上下橋臂的MOS管的柵極各加入一個開關管。當MOSFET的柵源電壓小于閾值電壓，MOSFET就工作在截止區，不導通的狀態，此時另一個橋臂的MOS管才開始被驅動，因此就能消除上下橋臂同時導通，避免器件損壞。其具體的工作原理是：假設MOSFET的閾值電壓為Vth。圖3中M1，M2都是NMOS管，都選用NMOS管的原因是其閾值電壓就相同，就可以避免了后面設置比較值的時候需要兩個不同基準電壓。VH，Vf分別為M1管的柵極，源極的電勢，當VH減去Vf得到的電勢差小于M1的閾值電壓時，M1管就不工作。其中，VH和Vf的電勢差通過圖4電路中I1運算放大器搭建的減法電路來實現。因為電阻比例值為1，所以I1的輸出端的V1的大小為（VH-Vf），其值作為I2比較器的正端輸入，負端為半橋電路MOS管閾值電壓大小的直流電壓。如果（VH-Vf）電壓值大于Vth,I2比較器的輸出端VLc輸出高電平，圖3中M4開關管就導通，M2功率管就不工作。

（VH-Vf）電壓小于Vth,I2比較器的輸出端VLc輸出低電平，M2的柵極控制信號VL就由下橋驅動電路來驅動。同理，下橋臂M2管的工作方式與M1管的一樣。當VL的電勢一直大于M2管的閾值電壓時，VHc始終處于高電平，M1的柵極就處于低電平，不工作。僅當VL的電勢小于M2管的閾值電壓時，VH的電勢才由上橋驅動電路來控制。綜上分析的結果，M1和M2就不可能有同時導通的情況出現，這樣，也沒必要另外設置死區時間，從而來避免總線Vbus和地之間短路的情況發生。

2.4 比較器加速電路的設計

基于上面的原理：要求比較器[3]的速度較快，精度較高。圖5電路為一種鎖存結構，其采用正反饋特性[4,5]加速比較過程。該鎖存結構是由時鐘控制的電路結構，時鐘頻率可取自半橋電路的驅動頻率（振蕩器的頻率）。鎖存電路為兩級放大電路，第一級為MM3和MM4組成的差分結構，輸出為b和a；第二級由MM2和MM1組成的差分結構，輸出為單端輸出d端。其工作原理如下：當輸入信號Latch_clk低電平時，MF1，MF2兩個NMOS管柵壓為低電平,兩管截止，不導通。a，b兩點被MB2，MB1拉為高電平，MM1和MM2也不工作。由于MW3和MW4兩管導通，所以d，c都為高電平。當Latch_clk信號從低電平轉為高電電平后，MF1，MF2兩管導通，如果此時有2nd_o2>2nd_o1,則I(2nd_o2)>I(2nd_o1),從而b點電位比a點電位下降的快，導致MB1開通的速度更快，使得a點電位上升，進而促使MN2比MN1開通的速度快，進一步的降低b點電位。這是其中的一個正反饋過程。另外，因b點電位迅速下降，MM2電流增加，a點電位上升，使得MM1電流減小，d點電位開始拉高，c點電位開始拉低，于是MW1電流開始減小，MW2電流開始增大，這又是第二個正反饋的過程?？偠灾摻Y構采用了兩級正反饋結構加速比較過程。而比較器電路采用普通的二級比較器電路[6]。

3.仿真結果

圖6代表的是MOS管的柵源電壓和漏電流的關系曲線圖。從圖中的仿真結果可以得出，MOS管的閾值電壓為2V左右，所以在圖4中設置的閾值電壓Vth可以參考這個值，但是為了防止MOS管的亞閾值狀態的出現，圖4中Vth比較值設置為1.2V（甚至可以更小點）。

在圖3電路的仿真過程中，半橋電路的驅動頻

率f選擇為80KHz，電感值L=10μH，電容=2200pF,電阻R=50Ω，得到的仿真結果如圖7和圖8所示。圖7中，上面的曲線代表的是圖3中上橋臂的VH電壓，下面的曲線為圖3中的下橋臂的VL電壓。從圖7中可以讀出死區時間為：

Tdead=(7.2829-6.4785)μS

=0.804(μS)

在圖8中，上面曲線代表的是上橋臂柵極電壓VH，下面的曲線為柵極控制信號VHc電壓信號。從圖8的結果來看，VHc高電平時把VH的電勢拉到最低電平。在圖9中，上面曲線代表的是下橋臂柵極電壓VL，下面的曲線為柵極控制信號VLc電壓信號。從圖8的結果來看，VLc高電平時把VL的電勢拉到最低電平。在同一時刻，結合圖7-9的仿真結果，死區時間完全只由器件柵極上升延遲和下降延遲決定的。

4.實驗驗證

為驗證所設計電路的正確性，搭建了實驗電路板（有些器件模型選擇與仿真有點出入），并得出了實驗波形如圖10所示。在圖10中，共顯示了四路波形：VH，VL，VHc，VLc。上面兩條曲線分別代表是VH，VL波形（每格2V）；下面兩條曲線代表是VHc,VLc波形（每格5V）。從圖中可以得出：VH和VL相交的電壓不超過1.2V,滿足設計要求。

5.結論

在半橋電路中，利用控制器電路不斷的檢測上下橋的柵源電壓，當柵源電壓差值小于閾值電壓時，MOS管不導通，此時，另一橋臂的MOS管的柵壓才受驅動電路控制，柵極電壓才開始上升。由此，可以完全避免上下橋臂同時導通的現象出現。從死區時間的結果來看，感抗負載下，死區時間的占空比都不超過10%。此外，通過設置較小的閾值電壓，可以得到更小的死區時間?？刂齐娐吩O計簡單，比較器中添加正反饋特性，主要是增強反應速度，減小比較器電路延遲時間。

參考文獻

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[6]Tomas Reiter,Dieter Polenov,Hartmut and Probstle,PWM Dead Time optimization Method for Automotive Multiphase DC/ DC-Converters[J]IEEE trans,Power Electron,2010,25(6):1604-1609.

基金項目：教育部新世紀優秀人才計劃資助（2008）。

作者簡介：

時鐘電路范文6

關鍵字：Multisim10；數字電路；仿真

數字電路課程是我國高職院校電子、通信、自動化、計算機等同類型工科專業的核心基礎課程，地位十分重要。隨著信息化技術的飛速發展，對該課程的教學手段也提出了新的要求，傳統的教學手段已不能滿足人才培養質量的需要。本文將在教學中引入當今世界上著名的電路仿真標準工具Multisim 10進行教學，通過將枯燥的知識形象化，復雜的問題簡單化，增加學生的動手能力，以激發學生的學習興趣，進一步提高教學質量。

1 數字電路課程特色及當前教學現狀

數字電路課程的任務是使學生掌握數字電路的基本概念，理解數字邏輯電路的工作原理，掌握數字邏輯電路的分析和設計方法，熟悉相應的實驗技能，培養解決數字邏輯問題的能力，為學習后續課程和開展電路設計提供必要的理論基礎。該課程所具有的“核心性”、“基礎性”、“專業性”、“大面積性”及實驗教學所具有的“直觀性”、“實驗性”、“科研性”、“綜合性”等特點，在專業人才培養方案中占舉足輕重的地位。因此，數字電路課程的教學如何達到良好的效果是各高校該課程教師不斷探索的關鍵點。

從課程本身和教學環節來講，數字電路課程具有內容多、更新快、實踐性強，且有實驗設施不足、課時相對較少的特點。從授課方式看，多數教師的教學方法還是“教師講學生聽，教師做學生看”的傳統教學方式，學生的興趣不濃，積極性不高。從學生的情況來看，高職學生自身基礎知識薄弱，很多同學認為數字電路比較枯燥、抽象且難理解，從一開始就對這門課沒有信心。特別是近幾年，各高校工科專業文理兼收的生源，既給基礎不一的學生增加了學習的難度和壓力，也給任課教師提出了新的課題。

2 Multisim的主要功能和特點

Multisim是加拿大Interactive Image Technologies公司推出的在Windows下運行的電路設計和仿真分析軟件，它將電路原理圖、電路仿真及PLD設計三者合一，利用該軟件可以建立模擬、數字及其混合電路，并進行仿真。其特點是：易學，實用性強，界面簡潔，元件庫齊全，仿真功能強大，支持遠程控制。學生普遍反映電子類課程難學，主要問題是概念抽象、課程教學的直觀性差。隨著多媒體教學的普及，在教學中引入電路設計和仿真分析軟件Multisim 10在課堂進行演示，可以解決數字電路課程概念抽象、課程教學直觀性差等普遍問題，達到增強學生的感性認識，降低教學難度，提高教學效果【1】。

3 Multisim10在教學中的應用實例

3.1 實例一：驗證JK觸發器的邏輯功能

3.1.1 原理圖。JK觸發器是數字電路教學中的重難點，電路如圖1所示。

圖1 JK觸發器電路圖

3.1.2 在Multisim10中創建電路

(1) 在元(器)件庫中單擊TTL，再單擊74系列，選中JK觸發器7473N。

(2) 在元(器)件庫中單擊Sources(信號源)，選中方波發生器V2、電源V1和地。方波發生器V2設置電壓為5V，頻率1 kHz。電源V1設置電壓為5V。

(3) 在元器件庫中單擊Basic(基本元器件)，然后單擊SWITCH，再單擊SPDT，選取開關J1、J2和J3。為了便于控制，選擇不同字母符號或者數字符號來表示對應的開關的開關鍵。J1用空格鍵控制，J2用A鍵控制，J3用B鍵控制。

(4) 在儀器庫中選取邏輯分析儀。

(5) 在圖3中，JK觸發器的輸入端1J、1K，清零端1CLR分別由開關J1、J2、J3控制。CLR是清零端，低電平時清零。時鐘1CLK由信號源方波發生器V2提供。為了便于觀察，可將時鐘信號1CLK、JK觸發器輸出信號Q和分別接邏輯分析儀的管腳1、2、3。

3.1.3 觀測輸出

通過三個開關改變輸入數據，按對應開關的開關鍵符號，即可改變開關位置，從而改變輸入數據，電源V1和地分別表示數據1和0。

(1) 改變開關J3，使1CLR=0，觀測清零，輸出波形如圖2所示。可見輸出Q清零。

圖2 輸出波形

(2) 清零端1CLR=1，改變開關J1、J2，使J=K=0，輸出波形如圖2所示。可見輸出Q保持原態。

(

3) 清零端ICLR=1，改變開關J1、J2，使J=0，K=1，輸出波形如圖2所示?？梢娸敵鯭置0。

(4) 清零端1CLR=1，改變開關J1、J2，使J=1，K=0，輸出波形如圖3所示?？梢娸敵鯭置1。

圖3 J=1，K=0時的輸出波形

(5) 清零端1CLR=1，改變開關J1、J2，使J=K=1，輸出波形如圖4所示?？梢娸敵鯭翻轉。

圖4 J=K=1時的輸出波形

通過上例，可知利用Multisim軟件進行仿真分析的基本步驟為：根據原理和設計需要，創建仿真電路原理圖，然后根據實際情況設置好電路圖選項，設定仿真分析方法，打開仿真開關，運行所設計好的電路，借助仿真儀器，即可得到仿真結果，同時還可以對輸出的文件和數據做進一步分析處理【2】。

在傳統的教學中，講解本文所列JK觸發器的邏輯功能，照本宣科讓學生自由發揮想象去學習的較多。在條件好的高職院校，大多數只能通過多媒體給學生展示電子教案，學生感知到的只是靜態?？v然加上動畫效果，保證了形象、直觀，學生卻不能親自設計電路，對知識的掌握存在局限性。那么，使用Multisim10仿真軟件進行教學，利用其仿真效果，幫助學生加深對理論知識的理解和對重難點問題的掌握，使教學內容更加形象、直觀、完善，課堂教學更加生動，學生的學習興趣和積極性明顯提高。特別是作者在機房上課時，學生主動參與使用Multisim10軟件進行設計和演示，思考問題、解決問題的能力明顯增強，對增強學生的實踐能力，提高教學效果起到了有利的促進作用。

4 結束語

通過將Multisim10軟件應用在數字電路課程教學中的改革，解決了傳統教學中實驗條件有限、生源知識基礎不一、學生參與少等問題，提高了教學效果。當然，隨著計算機技術的發展，數字電路課程的教學方法和手段也將不斷改革，教師需要不斷尋求最適合學生的教學模式，提高教學效果，培養出與時俱進的高素質人才。