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數字信號處理器技術正在快速進步，市場上的數字信號處理芯片種類也越來越多，美國德州儀器公司（TexasInstruction，TI）的產品占據了整個數字信號處理器的半壁江山，特別是KeyStone多核系列，完美的結合了DSP芯片的性能優勢和SOC芯片的接口通信優勢，本文討論的TMS320C6678是目前KeyStone系列中最主流的高性能多核浮點數字信號處理芯片。隨著聲納技術的不斷發展，水聲系統的陣元數據越來越多，且處理的水聲算法也越來越復雜，使得計算量越來越大，因此水聲系統對處理平臺的要求也越來越高。傳統DSP具有強大的數據處理能力，但其控制管理能力較弱。在許多水聲應用場合下，要求系統既需要具有強大的數據處理能力，同時也需要具有全面的通信控制能力，因此，許多應用采用DSP+MCU結合的主從系統組合。本文提出一種別具一格的軟件設計模式，可在TMS320C6678上同時運行兩種操作系統，分別作為主從運行環境，實現了一種既具有全面的管理通信能力，又能發揮DSP優勢實現快速處理的軟件系統。
1硬件系統
項目開發了一種基于可通過高速SRIO網絡和以太網絡互聯的高性能信號處理模塊。該模塊基于VPX總線架構實現，設計2片TMS320C6678DSP和1片FPGA作為信號處理模塊的核心芯片，每片DSP配置大容量的高速SDRAM和FLASH。TMS320C6678多核DSP是業內處理性能最高的數字信號處理器，擁有8個主頻高達1.25GHz內核，每個內核可以運行獨立的操作系統，有獨立的L2SRAM，芯片總功耗不大于10W，可通過以太網和SRIO與外部設備進行高速通信。信號處理模塊硬件框圖如圖1所示。
2主從系統軟件架構設計
由于板卡外設和內存資源有限，同時還要滿足聲納處理算法對信號處理平臺軟件的強實時性、快速響應性的要求，因此能否對有限的資源進行合理劃分，設計高效的主從管理和通信方案，將決定系統軟件架構的成敗和優劣。在整個軟件架構的設計過程中需要解決以下幾個關鍵問題：（1）主從核芯功能的劃分；（2）內存的規劃；（3）核間通信的可靠性保障。
2.1主從核芯功能劃分
主從架構設計如下：0核作為主核，負責主控、通信和管理，1~7核作為從核，負責執行水聲信號處理算法。各功能集中控制，分布執行。主核使用Linux操作系統運行復雜的任務監控和邏輯控制程序，主要用于加載從核應用，調度分配任務，與外部接口進行數據通信，并及時將數據分發給從核。從核運行國產SylixOS嵌入式實時操作系統，負責接收來自主核分發的數據并進行算法的并行處理，從核之間互不干涉，只是通過核間共享進行數據交互。主從模式示意圖如圖2所示。
2.2內存分配
每片DSP芯片具有4MB片上8核共享高速內存，每個核包含了32KB的L1P和L1D緩存、512KB的L2，每片芯片配置了2GB的DDR3外存。因此，在程序設計時，需要對每個核所使用的內存、外存進行合理的劃分，防止在程序運行過程中同時對一段地址進行訪問時因意外操作導致程序奔潰的問題。由于從核需要負責大數據量快速響應的算法運算，因此將主核與從核的L2RAM全部配置成了Cache。對于片上4MB共享內存，1MB留給主核使用，剩下的3MB則分配給從核用于進行快速算法處理。2GB的DDR3中的256MB分配給了主核，512MB分配給了從核，剩下的1GB多的內存則配置成了可Cache緩存的共享空間。本主從軟件架構的內存分布表如表1所示。
2.3核間通訊
C6678具有8個核，可通過核間共享內存的方式進行數據交互，本軟件架構通訊的原理是：主核為每個從核在主從共享DDR3上創建一個共享的FIFO隊列，主從核可根據FIFO的頭尾指針進行判斷此隊列是否有可用的空間和數據，從核只對自己的FIFO隊列進行讀寫操作，不干涉其他從核的FIFO隊列。主從核對FIFO隊列的讀寫操作是通過硬件EDMA完成，不需要cpu參與，進而減少了cpu的消耗。以其中一個從核為例，數據通訊流圖如圖3所示。
3試驗測試
在實驗室的條件下，對兩片DSP之間進行網絡和SRIO測試用以驗證平臺主從系統架構的優劣。測試結果如表2所示。4結語試驗結果表明，采用主從系統架構的軟件設計模式，充分發揮了TMS320C6678芯片高性能的優勢，有效的提高了水聲系統信號處理平臺軟件的通信效率和算法的處理能力，很好的滿足了聲納處理算法對平臺軟件高實時性/快速性的要求。
參考文獻
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作者:楊松 漆昭鈴 賀亞龍 柴俊
