Ieee Transactions On Very Large Scale Integration (vlsi) Systems

Ieee Transactions On Very Large Scale Integration (vlsi) Systems是一份國際專業期刊，致力于匯集全球范圍內最優秀的工程技術-COMPUTER SCIENCE, HARDWARE & ARCHITECTURE研究者，為他們提供一個展示最新研究成果、交流學術思想的平臺。該期刊中文名稱：超大規模集成 (vlsi) 系統上的 Ieee 事務，國際簡稱：IEEE T VLSI SYST，在中科院分區表2023年12月升級版中大類學科位于2區。本刊是一本OA未開放訪問期刊，該刊預計審稿周期： 一般,3-6周 。

基礎信息
  • 大類學科：工程技術
  • 小類學科：COMPUTER SCIENCE, HARDWARE & ARCHITECTURE
  • 是否預警：否
  • 影響因子：2.8
  • ISSN：1063-8210
  • E-ISSN：1557-9999
  • CiteScore：6.4
  • H-index：95
  • 出版語言：English
  • 出版商：Institute of Electrical and Electronics Engineers Inc.
  • 出版地區：UNITED STATES
  • 出版周期：Bimonthly
  • 是否預警：否
  • 創刊時間：1993
  • 文章自引率：0.0714...
  • 是否OA：未開放
  • 出版地區：UNITED STATES
  • 影響因子：2.8
  • 年發文量：241
  • 出版周期：Bimonthly
  • CiteScore：6.4
  • H-index：95
  • 研究類文章占比：99.59%
  • Gold OA文章占比：7.13%
  • 開源占比：0.0933
  • 出版國人文章占比：0.15

期刊簡介

Ieee Transactions On Very Large Scale Integration (vlsi) Systems雜志是一本未開放獲取期刊，由Institute of Electrical and Electronics Engineers Inc.出版，Bimonthly發行一次。該雜志是工程技術領域方面發表綜合文章的國際論壇。此外，該期刊還有助于促進這些研究領域的科學家之間的交流，從而開發新的研究機會，通過新發現推動該領域的發展，并接觸到各個層次的科學家。該刊入選的論文應具有廣泛意義的數據、綜合研究或概念。

Ieee Transactions On Very Large Scale Integration (vlsi) Systems已被國際權威數據庫SCIE收錄。該刊歡迎來自所有工程技術及其相關領域的投稿，編輯們致力于迅速評估和發表提交的論文，同時堅持高標準，該期刊發表多種類型的內容，包括原創研究論文、綜述、信件、通訊和評論，這些內容詳細闡述了該領域的重大進展并涵蓋熱門話題。近年在Ieee Transactions On Very Large Scale Integration (vlsi) Systems期刊上發表文章的機構主要的有：INDIAN INSTITUTE OF TECHNOLOGY SYSTEM (IIT SYSTEM)、UNIVERSITY OF CALIFORNIA SYSTEM、NANYANG TECHNOLOGICAL UNIVERSITY & NATIONAL INSTITUTE OF EDUCATION (NIE) SINGAPORE、PURDUE UNIVERSITY SYSTEM、UNIVERSITY SYSTEM OF GEORGIA；在該期刊上發表文章的主要國家和地區有：USA、CHINA MAINLAND、India、Taiwan、South Korea。

中科院SCI分區表

中科院分區 2023年12月升級版
大類學科 小類學科 Top期刊 綜述期刊
工程技術 2區
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 計算機：硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程：電子與電氣
2區 3區
否 否
中科院分區 2022年12月升級版
大類學科 小類學科 Top期刊 綜述期刊
工程技術 2區
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 計算機：硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程：電子與電氣
3區 3區
否 否
中科院分區 2021年12月舊的升級版
大類學科 小類學科 Top期刊 綜述期刊
工程技術 3區
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 計算機：硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程：電子與電氣
3區 3區
否 否
中科院分區 2021年12月基礎版
大類學科 小類學科 Top期刊 綜述期刊
工程技術 4區
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 計算機：硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程：電子與電氣
4區 4區
否 否
中科院分區 2021年12月升級版
大類學科 小類學科 Top期刊 綜述期刊
工程技術 3區
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 計算機：硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程：電子與電氣
3區 3區
否 否
中科院分區 2020年12月舊的升級版
大類學科 小類學科 Top期刊 綜述期刊
工程技術 2區
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 計算機：硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程：電子與電氣
3區 3區
否 否

中科院分區表被廣泛應用于國際科研評價體系中。許多國際學術機構、研究基金以及大學都采用這種分區方式來評估研究者的學術貢獻和水平，這使得中科院SCI期刊分區在國際上得到了廣泛的認可和應用。中科院SCI期刊分區的計算方式主要基于期刊的三年平均影響因子， 這一計算方式更準確地反映期刊在一段時間內的學術影響力和水平。

JCR分區（2023-2024年最新版）

按JIF指標學科分區 收錄子集 分區 排名 百分位
學科：COMPUTER SCIENCE, HARDWARE & ARCHITECTURE SCIE Q2 23 / 59

61.9%
學科：ENGINEERING, ELECTRICAL & ELECTRONIC SCIE Q2 151 / 352

57.2%
按JCI指標學科分區 收錄子集 分區 排名 百分位
學科：COMPUTER SCIENCE, HARDWARE & ARCHITECTURE SCIE Q2 26 / 59

56.78%
學科：ENGINEERING, ELECTRICAL & ELECTRONIC SCIE Q2 149 / 354

58.05%

Cite Score（2024年最新版）

  • CiteScore：6.4
  • SJR：0.937
  • SNIP：1.516
學科類別 分區 排名 百分位
大類：Engineering 小類：Electrical and Electronic Engineering Q1 195 / 797

75%
大類：Engineering 小類：Hardware and Architecture Q2 51 / 177

71%
大類：Engineering 小類：Software Q2 124 / 407

69%

CiteScore分區標準主要是基于學科領域期刊的引用次數排名進行劃分的。具體來說，這個標準將期刊分為四個區域：Q1、Q2、Q3和Q4。Q1區包含的是引用次數排名最前的前25%的期刊，這些期刊在學科領域內具有最高的影響力。接下來的Q2區包含引用次數排名次高的25%的期刊，以此類推，Q3和Q4區分別包含引用次數排名中等的和后25%的期刊。

期刊指數

影響因子和CiteScore統計圖

影響因子和CiteScore都是重要的學術評價指標，能夠幫助研究者和學者了解期刊的學術影響力。影響因子（Impact Factor）和CiteScore在計算方式和覆蓋范圍上有所不同。影響因子主要關注期刊過去兩年內發表的論文被引用的次數，而CiteScore則考慮了過去三年的數據。此外，影響因子是基于Web of Science數據庫計算的，而CiteScore則是基于Scopus數據庫。這使得兩種指標在評估學術期刊時具有不同的側重點和覆蓋范圍。

中科院分區表統計圖
被他刊引用次數統計
引用他刊次數統計

期刊被他刊引用次數反映了期刊上發表的論文被其他研究者和學者引用的頻率。被引指數越高，說明該期刊的論文在學術界受到的關注越廣泛，影響力也越大。

期刊引用他刊次數指標通常指的是該期刊所發表的論文中引用其他期刊文獻的次數。這個指標可以反映期刊在學術交流和知識傳播中的活躍程度，以及期刊對外部研究成果的引用和整合能力。

該期刊中國學者近期發表論文選摘

  • A Low-Cost Reduced-Latency DRAM Architecture With Dynamic Reconfiguration of Row Decoder Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 128-141. DOI: 10.1109/TVLSI.2022.3219437
  • A Security-Enhanced, Charge-Pump-Free, ISO14443-A-/ISO10373-6-Compliant RFID Tag With 16.2-mu W Embedded RRAM and Reconfigurable Strong PUF Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 243-252. DOI: 10.1109/TVLSI.2022.3222522
  • A 4.5-W, 18.5-24.5-GHz GaN Power Amplifier Employing Chebyshev Matching Technique Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 233-242. DOI: 10.1109/TVLSI.2022.3225967
  • Fast Estimation of a Statistical Eye Diagram for Nonlinear High-Speed Links Based on the Minimum Required Order of the Multiple Edge Response Method Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 210-218. DOI: 10.1109/TVLSI.2022.3225533
  • Multiple-Mode-Supporting Floating-Point FMA Unit for Deep Learning Processors Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 253-266. DOI: 10.1109/TVLSI.2022.3226185
  • A High-Speed Low-Noise Comparator With Auxiliary-Inverter-Based Common Mode-Self-Regulation for Low-Supply-Voltage SAR ADCs Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 152-156. DOI: 10.1109/TVLSI.2022.3224237
  • BitXpro: Regularity-Aware Hardware Runtime Pruning for Deep Neural Networks Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 90-103. DOI: 10.1109/TVLSI.2022.3221732
  • Reliability Evaluation and Fault Tolerance Design for FPGA Implemented Reed Solomon (RS) Erasure Decoders Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 142-146. DOI: 10.1109/TVLSI.2022.3224137
  • Approximate Softmax Functions for Energy-Efficient Deep Neural Networks Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 4-16. DOI: 10.1109/TVLSI.2022.3224011
  • A 6.0-GS/s Time-Interleaved DAC Using an Asymmetric Current-Tree Summation Network and Differential Clock Timing Calibration Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 199-209. DOI: 10.1109/TVLSI.2022.3232516
免責聲明

若用戶需要出版服務，請聯系出版商：IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC, 445 HOES LANE, PISCATAWAY, USA, NJ, 08855-4141。

亚洲精品一二三区-久久